中海大-计算机组成原理 single_cycle_cpu 单周期CPU pipeline_cpu 五级流水线CPU pipeline_CU_cpu 控制逻辑集成为CU模块 6pipeline_CU_cpu 将五级流水线扩展为6级流水线 vivado 2018.3 FPGA开发板

,No.26 基于FPGA的cordic算法实现,输出sin和cos波形(quartusii版本),包括程序操作录像，算法程序 CORDIC为Coordinate rotation digital computer的缩写，来自于J.E.Volder发表于1959年的lunwen中，是一种不同于“paper and penci\思路的一种数字计算方法，当时专为用于实时数字计算如导航方程中的三角关系和高速率三角函数坐标转而开发。 如今看来，CORDIC非但没有局限于以上方面，反而在各个数字计算如信号处理、图像处理、矩阵计算、自动控制和航空航天等各领域获得了广泛的使用并成为了各行业不可替代的基石。 所谓万物皆可信号处理，信号处理相关行业的各位与CORDIC自然难舍难分。 又所谓“为人不识CORDIC，读尽算法也枉然”，CORDIC算法并不新鲜.今天老生常谈下CORDIC算法，尽量将每一步公式的变展示清楚，希望对新手有用。 1.软件版本 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 2.运行方法 使用Quartusi18.0版本打开FPG

基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件 基于fpga 的四层电梯，仿真通过 带tb文件

### FPGA设计高级技巧—Xilinx篇 #### 一、综合工具与代码风格 在FPGA设计领域，选择合适的综合工具及编码风格对于实现高性能的设计至关重要。这部分内容将深入探讨综合工具的选择及其对代码风格的影响。 ##### 2.1 理解综合两个过程 综合是将高层次的设计（如Verilog或VHDL）转换为低层次的硬件描述（例如门级网表）的过程。这一过程可以分为两个主要步骤：逻辑综合与物理综合。逻辑综合侧重于将设计转换为逻辑门的形式，而物理综合则关注于布局布线以及优化硬件资源的利用。 ##### 2.2 不同综合工具的性能 不同的综合工具因其算法的不同，在性能、面积和功耗方面会有所差异。例如，Synplify Pro 和 Vivado HLS 是两种常见的FPGA综合工具，它们在处理复杂设计时可能会有不同的表现。了解这些工具的特点并根据具体需求选择合适的工具非常重要。 ##### 2.3 综合性能对Coding Style影响 编码风格直接影响综合工具的工作效率。良好的编码习惯能够帮助综合工具更好地理解和优化设计。例如，使用层次化的模块设计可以使设计更易于理解和维护；使用并行结构而不是嵌套结构可以减少综合时间并提高综合质量。 #### 二、FPGA器件结构：VirtexII VirtexII系列是Xilinx推出的一款高性能FPGA器件，其结构特点如下： ##### 3.1 器件结构对Coding Style的影响 - **3.1.1 FPGA结构**：介绍了FPGA的基本结构，包括可编程逻辑块（CLBs）、输入输出块（IOBs）和可编程互联资源。 - **3.1.2 ASIC结构**：对比了ASIC与FPGA的结构差异，强调了FPGA在灵活性方面的优势。 - **3.1.3 Coding Style的对比**：讨论了针对不同FPGA架构的编码风格差异。 ##### 3.2 VirtexII功能概述 VirtexII系列提供了丰富的资源和特性，如高速DSP模块、大容量Block RAM等，这些特性使得VirtexII在高性能计算和通信领域有着广泛的应用。 ##### 3.3 结构概述 - **3.3.1 CLB**：可编程逻辑块（CLB）是FPGA的核心单元，每个CLB由两个slice组成，每个slice包含两个4输入查找表（LUTs）、触发器（FFs）和其他辅助逻辑。 - **3.3.2 Slice**：进一步详细介绍了slice的内部结构，包括LUTs、触发器和其他资源。 - **3.3.3 LUT**：解释了LUT的功能和使用方法，LUT是实现组合逻辑的基础。 - **3.3.4 MUXFX**：MUXFX是一种特殊的多路选择器，用于连接LUT和其他资源。 - **3.3.5 CarryLogic和ArithmeticLogic Gates**：介绍了算术逻辑单元的实现方法，包括进位逻辑和算术逻辑门。 - **3.3.6 CarryLogic**：专门讲解了进位逻辑的实现细节。 - **3.3.7 SOP**：介绍了基于LUT的加法器和其他算术操作的实现方式。 - **3.3.8 FFX/FFY**：介绍了触发器的配置选项和使用场景。 #### 三、设计技巧 这部分内容详细介绍了如何通过各种技巧来优化FPGA设计，包括但不限于： - **4.1 合理选择加法电路**：介绍如何根据设计需求选择合适的加法电路类型，比如串行进位加法器或超前进位加法器。 - **4.2 IF语句和Case语句**：讨论了如何合理使用这些控制结构以优化综合结果。 - **4.3 减少关键路径的逻辑级数**：提供了几种方法来减少关键路径中的逻辑级数，从而提高设计的速度。 #### 四、如何使用后端工具 后端工具在FPGA设计流程中扮演着重要的角色，包括布局布线、时序分析等。这部分内容重点介绍了以下几点： - **5.1 布局布线**：讨论了如何有效地进行布局布线，包括布局布线策略、关键电路的处理方法等。 - **5.2 FPGA Editor的作用**：介绍了FPGA Editor如何帮助用户进行手动布局布线调整。 - **5.3 Floor Planner的作用**：解释了Floor Planner在资源规划和布局布线中的作用。 - **5.4 Timing Analyzer的作用**：阐述了Timing Analyzer如何帮助用户进行精确的时序分析和约束设定。 #### 五、综合运用 这部分内容涉及了如何将前面所学的各种技巧和工具综合应用于实际设计中，包括但不限于： - **6.1 可能成为关键路径的电路**：列举了一些容易成为关键路径的典型电路，并提供了相应的优化建议。 - **6.2 如何提高芯片速度**：提供了一系列方法来提高设计的整体速度，如采用BUFGS、设置Maxdelay和Maxskew等。 - **6.3 如何降低芯片面积**：提出了多种降低芯片面积的方法，比如利用分布式RAM代替Block RAM或通道计数器等。 这份文档详细介绍了FPGA设计中的一些高级技巧和最佳实践，特别是针对Xilinx的VirtexII系列器件。通过学习这些内容，读者可以更好地掌握如何优化FPGA设计，提高设计的性能和效率。

该项目利用FPGA（Field-Programmable Gate Array）芯片进行设计，旨在实现一个会议发言限时器。软件部分由VHDL（VHSIC Hardware Description Language）编写，负责设定0到99分钟的定时，并通过四位数码管准确显示剩余时间。此外，它还具备暂停和恢复计时的功能，在倒计时最后一分钟会发出警告，计时结束会有长音提示，保证精确度达到±0.1秒/分钟。 硬件设计包含了外围电路，确保了系统的稳定运行。其核心部件是一个直流5V供电的设计，工作电流低至500mA，以节约能源且减少发热。LED灯作为视觉反馈，初始启动时点亮，结束后熄灭；在暂停状态下，则交替闪烁，以指示当前状态。 用户指南如下： 1. 将装置连接到5V电源，确保输入电压稳定。 2. 使用开关或按键启动计时，四位数码管将显示剩余分钟数。 3. 当需要暂停时，按相应的暂停键，LED灯将开始闪烁。 4. 恢复计时只需再次按下启动键，计时继续进行。 5. 音响报警将在倒计时最后一分钟响起，提醒发言者时间接近。 6. 计时结束后，将持续鸣叫的长音提示，此时需及时停止发言。 以上步骤完成

在电子设计领域，FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，它允许用户根据需求自定义硬件电路。IIC（Inter-Integrated Circuit），也称为I²C，是飞利浦公司（现NXP半导体）推出的一种多主控、多从设备通信协议，常用于低速外设如EEPROM、传感器等的接口设计。本教程将重点讲解如何在FPGA中实现IIC协议，并基于Xilinx的Vivado工具进行开发。 IIC协议的核心在于其简单的总线结构，由两条线构成：SCL（Serial Clock）时钟线和SDA（Serial Data）数据线。协议规定了开始条件、停止条件、应答位、数据传输等规则。在FPGA实现IIC协议时，通常会用到以下关键组件： 1. **时钟发生器**：负责产生符合IIC协议的时钟信号，通常需要有特定的时序控制，如90度相位偏移。 2. **数据收发器**：接收来自SDA线的数据，并将其转化为内部逻辑可以处理的形式；同时，将内部逻辑产生的数据编码并发送到SDA线。 3. **地址识别模块**：IIC协议中，每个从设备都有一个7位的唯一地址，该模块用于识别目标设备地址。 4. **命令/数据序列器**：按照IIC协议规定的格式，序列化读写操作的命令字节和数据字节。 5. **应答检测**：检测从设备是否正确接收数据，通过读取SDA线在时钟下降沿的电平变化来判断。 6. **开始/停止条件生成器**：在适当的时间产生开始和停止条件，控制IIC通信的起始和结束。 Vivado是Xilinx提供的集成开发环境，集成了设计输入、仿真、综合、布局布线、编程等多个功能。在Vivado中实现IIC协议，你需要完成以下步骤： 1. **创建项目**：在Vivado中新建工程，选择适当的FPGA型号和工作频率。 2. **设计输入**：编写Verilog或VHDL代码，实现上述的IIC协议组件。 3. **仿真验证**：编写测试平台，模拟IIC总线和其他设备的行为，验证IIC模块的功能。 4. **综合与布局布线**：Vivado会自动将高级语言代码转换为逻辑门电路，并优化布局布线，以适应FPGA资源。 5. **下载与验证**：将编译后的配置文件下载到FPGA，通过实际连接的IIC设备测试其功能。 本教程提供的"eeprom_iic"工程包含了完整的代码和Vivado工程，可以直接运行。这有助于初学者快速理解和实践FPGA中的IIC通信。其中，EEPROM（Electrically Erasable Programmable Read-Only Memory）是一种非易失性存储器，常作为FPGA的配置存储或用于保存系统设置。在IIC协议下，可以读写EEPROM中的数据，实现数据的存储和检索。 通过这个FPGA IIC工程，你可以深入理解IIC通信协议，掌握如何在FPGA中实现这种通信机制，以及如何利用Vivado工具进行开发。这对于学习嵌入式系统、数字逻辑设计以及FPGA应用具有重要的实践价值。

绍了千兆以太网接口以及TCP／IP协议，提出了几种设计方案，讲述了一种使用FPGA和MAC软核建立千兆以太网的方法。实验证明，这种方法稳定性好、传输带宽高、额外成本低，适用于大多数高速数据传输系统，是一种成本低、性能优越、可靠性高的高速数据传输系统设计方案。 【千兆以太网技术详解】 千兆以太网（Gigabit Ethernet）是一种高速局域网技术，其传输速率可达1 Gbps，是传统以太网（10 Mbps或100 Mbps）速度的10倍或100倍。这种技术在现代电子系统中的重要性日益凸显，特别是在需要大量数据交换的场景，如数据中心、云计算和高性能计算等领域。千兆以太网兼容早期以太网标准，包括载波监听多路访问/冲突检测（CSMA/CD）、全双工通信和流量控制协议。 【TCP/IP协议分析】 TCP/IP协议栈是互联网通信的基础，由四层组成：应用层、传输层、网络层和数据链路层。应用层负责用户交互，传输层主要处理传输协议，如TCP（传输控制协议）和UDP（用户数据报协议）。TCP提供可靠的数据传输服务，包含重传机制、分片和流量控制，适合需要保证数据完整性的应用。相反，UDP则是无连接的，提供不可靠的服务，但更轻量级，适用于实时视频流等对延迟敏感的应用。网络层的IP协议负责数据包的路由，而ICMP用于网络诊断。数据链路层的MAC（介质访问控制）协议处理物理介质上的数据帧传输，ARP（地址解析协议）用于获取硬件地址。 【方案选择与实现】 设计基于千兆以太网的高速数据传输系统时，通常有以下几种方案： 1. 使用FPGA（现场可编程门阵列）作为主控制器，结合物理层和MAC层芯片。FPGA具有灵活性，可以集成MAC软核，简化设计。例如，Xilinx Virtex-5系列FPGA内置有MAC控制器硬核，而Altera的Triple Speed Ethernet MegaCore提供MAC软核。 2. 选择集成MAC控制器的DSP（数字信号处理器），如TI的TMS320C647x系列，利用外部物理层芯片，优点是运算速度快，编程方便。 3. 使用带有嵌入式操作系统的处理器，如PowerPC，配合TCP/IP协议栈，可以快速实现网络功能，减少协议编写工作。 在本设计中，选择了Altera公司的Stratix II系列FPGA，它有丰富的资源，支持多种电平标准，内置存储器资源，可以有效地缓冲和存储数据。MAC控制器采用Altera的MAC软核，与National Instruments的DP83865物理层芯片（支持MII、GMII或RGMII接口）配合使用，简化了设计流程，降低了额外成本。 【物理层芯片DP83865特点】 DP83865是一款支持10/100/1000BASE-T以太网协议的物理层芯片，采用0.18微米1.8V CMOS工艺，其GMII接口易于集成，性价比高。与FPGA中的MAC软核结合，可以快速构建高速数据传输系统，同时保持系统设计的简洁性和成本效益。 总结来说，基于千兆以太网的高速数据传输系统设计利用了FPGA的灵活性和MAC软核的高效性，结合DP83865的物理层芯片，实现了稳定、高速且成本效益高的数据传输。这种设计不仅适用于各种高速数据传输需求，也展现了在电子系统设计中的创新和实用性。

LMX2594是TI公司一款PLL+VCO锁相环，压缩包包含了LMX2594的寄存器查找表，LMX2595驱动和SPI驱动，默认初始频率8.6G，使用者可以更改寄存器查找表获得自己想要输出的频率。

DE2-115是由台湾TERASIC公司开发的一款FPGA开发和教育板，基于Altera的Cyclone IV系列FPGA芯片EP4CE115，该板卡提供了丰富的接口和模块，适合用于学习、实验、原型设计等。 1. Cyclone IV FPGA：DE2-115板上的核心部件是Cyclone IV系列的EP4CE115 FPGA芯片，该芯片具有丰富的逻辑单元，高速串行收发器，以及内部存储器资源，适合于各种复杂度的数字电路设计。 2. SDRAM、SRAM、FLASH、SD卡：DE2-115提供了外部存储器接口，包括SDRAM用于运行时的高速数据存储，SRAM可以用于低延迟的内存操作，FLASH用于存储非易失性的程序代码，SD卡接口则允许用户通过标准的SD卡来扩展存储空间。 3. 显示接口：板上集成了多种显示相关的模块和接口，例如LCD显示屏、LED指示灯、7段数码管等，能够支持多种显示功能。 4. 输入/输出设备：DE2-115提供了一系列的输入输出接口，包括PS2键盘鼠标接口、串口（RS232）、按钮、开关等，这些接口可以用于与用户的直接交互。 5. 网络功能：板卡上的88E1111以太网控制器能够提供以太网连接功能，支持网络通信。 6. 视频和音频接口：通过ADV7123和ADV7180视频编码和解码芯片，DE2-115可以处理模拟视频信号，同时，WM8731音频编解码芯片支持音频的输入输出。 7. USB设备接口：通过ISP1362 USB控制器，DE2-115板卡能够连接USB设备，实现了与USB外设的通信。 8. FPGA配置：为了方便FPGA的开发，DE2-115板上设置了多种配置选项，包括配置芯片、HSMC接口等。 9. 电源管理：该开发板支持多种电压等级（1.2V、1.8V、2.5V、3.3V、5V）的电源，这些电源分别供电于不同的模块和芯片，使得DE2-115能够在不同的应用场景中使用。 DE2-115的原理图和板卡布局图详细描述了如何将这些组件和接口与FPGA芯片连接，以及它们的物理位置和布局。根据原理图，可以了解到板卡上的各个引脚的功能，以及如何将各个模块互相连接。 在设计和实现电路时，原理图是不可或缺的文档，它提供了电路连接的精确图示，是进行电路调试、修改和扩展的基础。通过原理图，开发者可以清楚地知道每一个芯片、接口、连接器、电阻、电容等元件的连接关系，以及它们在整个电路中的作用和相互之间的关系。 DE2-115的原理图和布局图可以为电子工程师提供必要的参考，帮助他们理解如何在FPGA上实现对不同模块和接口的控制，从而利用这款开发板开发出各种复杂的应用程序，包括但不限于视频处理、音频处理、网络通信以及嵌入式系统的设计等。 需要注意的是，DE2-115的原理图和相关文档是受版权保护的，任何复制、使用、修改等行为都必须得到TERASIC公司的明确授权。在使用这些文档进行学习和开发工作时，应严格遵守版权法的相关规定。

本次主要设计串口通信，基于verliog实现，并且通过了板级验证，实现串口回环，FPGA首先接收串口助手发送过来的数据，FPGA接收到数据之后，将接收的数据原封不动发送回去，实现串口回环，同时也可以做相应的修改，实现纯发送和纯接收。 日常通信方式中主要分为串行通信和并行通信，并行通信通常情况下是由多个发送或接收数据线组成的，每根线传输一位或多位，传输速率较快，但成本较高，不适合用于长距离通信。而串行通信通常是数据发送或接收在一条数据线上，数据的每一位按特定的通信协议顺序传输，这种方法会减少使用成本，但传输速率较并行传输来说较慢。而串口通信协议数据串行通信，所以我们本次主要来讲解下串行通信。串口通信数据线包括TX和RX，TX用来发送，RX用来接收，连接为TX接RX，RX接TX。串口通信数据帧由起始位，数据位，奇偶校验位和停止位组成，起始位低电平有效，一次传输一个8位数据。 该代码在后续测试中发现一些小问题，就是但连续发送多个字节时，回环发送回去的数据总是间隔发送，也就是每两个字节会漏掉一个字节，不过当只发送一个字节时，没有这个问题存在，该问题目前还在排查中，后面会给予相应的解决方案。