完整英文电子版 JEDEC JESD241：2015 Procedure for Wafer-Level DC Characterization of Bias Temperature Instabilities（偏置温度不稳定性的晶圆级 DC 表征程序）。本文档的范围是为代工厂和无晶圆厂客户提供最低通用协议，以比较 MOSFET 在商定的寿命终止 (EOL) 时的直流 BTI 引起的平均 VT 偏移具有可制造 CMOS 工艺和技术的沟道宽度、Wdes（Wdes >=Wmin – 见附件 B）和长度 Ldes 的晶体管。 BTI 比较是在假设的最差直流使用条件（VDDmax、TJmax）下提出的。 该程序适用于 pMOSFET 和 nMOSFET 晶体管的负 (VGS 0) (PBTI) BTI 条件。