基于Vivado软件的Verilog半带滤波器仿真程序：涵盖IP核与非IP核实现流程，信号发生、合成、抽取变频等全环节模拟,基于fpga的半带滤波器仿真程序 1.软件：vivado 2.语言：Verilog 3.具体流程：包括ip核实现版本与非ip核实现版本，包含信号发生，合成，半带滤波器，抽取变频，fifo，fft流程，非常适合学习。 ,基于FPGA的半带滤波器仿真程序; Vivado软件; Verilog语言; IP核实现版本; 非IP核实现版本; 信号发生与合成; 半带滤波器; 抽取变频; FIFO; FFT流程。,基于Vivado的Verilog半带滤波器仿真程序：IP核与非IP核实现版本分析

Vivado调用DDS IP核实现扫频信号

OPUS IP核 这是 VHDL 中 IETF RFC 6716 Opus 音频编解码器的 ip 核心实现。 执照 版权所有 Gokul Das B 2015 此 HDL 和相关的源代码（文档）描述了开放硬件，并根据 CERN OHL v. 1.2 获得许可。 您可以根据 CERN OHL v.1.2 的条款重新分发和修改本文档。 （ ）。 本文档的分发没有任何明示或暗示的保证，包括适销性、令人满意的质量和特定用途的适用性。 有关适用条件，请参阅 CERN OHL v.1.2。

用ip核实现fft verilog语言 quartus。

调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

FFT Vivado IP核实现

Vivado的FIR IP核实现低通滤波器工程，包括完整工程文件和MATLAB设计FIR的.m文件； 采样频率10MHz，输入信号为1MHz和3MHz的正弦波的叠加信号； FIR滤波器为低通滤波器，通带0~1MHz，阻带高于2MHz； 经过行为仿真，滤波器能够有效滤除3MHz正弦信号，保留1MHz正弦信号。

自己小组的数电课作业，水平有限，有什么缺点尽管指出。

用FPGA利用xilinx自带的IP核实现反正切运算（其中包括浮点转定点，定点转浮点运算）

Xilinx FPGA FFT IP核完整的Vivado工程，用于实现FFT算法，可直接进行波形仿真，测试过没问题，另外还包含matlab仿真文件，时序波形仿真结果和matlab结果一致。