跨时钟域路径 分析 在FPGA 设计中，并不是所有的路径都需要做时序分析，称之为假路径（false path），比 如有些路径在正常工作时并没有实现具体的逻辑功能，或者一些测试阶段使用的逻辑；有些 是不需要做时序分析，如跨时钟域路径。 可以通过添加false_path 约束，告知vivado 在时序分析时忽略这些路径，这样带来的好 处有：

系统讲解FPGA源同步约束，从输入约束到输出约束，时序设计与组合逻辑设计的约束方法