这是一个FPGA数字时钟程序，包含LCD和按键，开关等等资源，并且附有设计报告。
使用举例如下： L13 置高电平，系统清零； L13 置低电平，系统开始计时； 经过一小时一分钟三十秒后，LCD 显示：01：01：30; 此时如果 N17 小时调整置高电平，按下 V4 加一键， LCD 显示：02：01：30； 按下 K17 减一键，LCD 显示：00：01：30。 此时如果 H18 分钟调整置高电平，按下 V4 加一键， LCD 显示：01：02：30； 按下 K17 减一键，LCD 显示：01：00：30。
2022-05-16 16:13:17
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这是两年前开始学习FPGA的时候做的实验，已经好久没有接触FPGA了，板卡也积灰不少了，是时候安排时间重新拾起曾经美好的回忆了。下面是曾经的实验笔记。
2022-04-18 10:54:24
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cyclone4 FPGA EP4CE10F17C8N设计数字时钟quartus工程源码+WORD说明文档，
本设计采用FPGA，实现核心控制。利用独立按键当作输入，利用六位一体的共阳极数码管作为显示设备。具体要求如下：
1. 数字钟要求显示时间、日期、闹钟时间。本设计采用verilog，芯片为50MHZ的EP4CE10F17C8N，实现核心控制。
2. 显示时利用小数点将所显示内容分开。（例：19.12.55）
3. 外部输入的按键有，切换按键，调整按键，加按键，减按键。具体功能如下：
数字钟要求显示时间、日期、闹钟设定时间。利用切换按键进行年月日、时间、闹钟定时操作，三种状态均可用增减两个按键进行调整，对于选中的数码管调整位，通过闪烁表示已经选中，例如：首先切换至日期，选中表示“年”的数码管，那么选中的位进行0.5秒的闪烁表示选中，其次可通过增减按键进行数字的增减。另外在按键消抖后，每次按键按下，蜂鸣器响表示已经按下；设定的闹钟到时候，按下任何按键均停止蜂鸣器，若没有按键按下，蜂鸣器长响至1min时长后，自动停止。
module digital_clock (clk,rst_n,key_add,key_sub,key_adjust,key_switch,beep,
seven_tube_sel,seven_tube_seg);
input clk;
input rst_n;
input key_add;
input key_sub;
input key_switch;
input key_adjust;
output beep;
output [7:0] seven_tube_seg;
output [2:0] seven_tube_sel;
wire flag_add;
wire flag_sub;
wire flag_adjust;
wire flag_switch;
wire [23:0] show_data;
wire flag_alarm;
wire [5:0] dp_en;
key_processor key_processor_inst(
.clk (clk),
.rst_n (rst_n),
.key_add (key_add),
.key_sub (key_sub),
.key_adjust (key_adjust),
.key_switch (key_switch),
.flag_add (flag_add),
.flag_sub (flag_sub),
.flag_adjust (flag_adjust),
.flag_switch (flag_switch)
);
digital_clock_ctrl digital_clock_ctrl_inst(
.clk (clk),
.rst_n (rst_n),
.flag_add (flag_add),
.flag_sub (flag_sub),
.flag_adjust (flag_adjust),
.flag_switch (flag_switch),
.show_data (show_data),
.flag_alarm (flag_alarm)
);
seven_tube_drive seven_tube_drive_inst(
.clk (clk),
.rst_n (rst_n),
.show_data (show_data),
.dp_en (6'b010100),
.seven_tube_seg (seven_tube_seg),
.seven_tube_sel (seven_tube_sel)
);
beep_drive beep_drive_inst(
.clk (clk),
.rst_n (rst_n),
.flag_alarm (flag_alarm),
.flag_add (flag_add),
.flag_sub (flag_sub),
.flag_adjust (flag_adjust),
.flag_switch (flag_switch),
.beep (beep)
);
endmodule
2022-01-18 18:06:26
5.09MB
本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！
qq:1391074994
1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。
2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。
3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈）
4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别：
5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482
这个没有报告，只有代码。
2021-06-26 09:02:38
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实现计时，置数，闹钟设置，切换显示等
1.硬件资源：FPGA开发板一块，电源线一根，下载器一个
2.开发板用到的资源：三颗独立按键，一位拨码开关，八位七段数码显示器，
蜂鸣器
3.功能设计：时钟功能，校时功能，闹钟功能
整个系统分为7大模块
2021-04-24 11:36:29
1.36MB
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