很全面，包括了fpga基础知识，还介绍了altera和xilinx两大公司的fpga芯片

本设计采用DE2开发板，用Verilog实现了基础时钟功能，可以设置起始时间。显示在数码管上。

fpga基础源发及时序仿真 包涵状态机设计思路 3-8译码器 BCD计数器 按键消抖 红外接收 RS485 收发器 SDRAM DAC ADC led1602显示模块 等基本模块程序

课程共计10课时，主要讲解开机测试，JTAG下载程序，FPGA基础语法基础，VIVADO软件快速入门、VGA或者HMDI接口的测试。开发人员拿到板子后第一件事情应该是对板子做一个开机测试。对于有FPGA基础，第一使用ZYNQ ，第一次使用VIVADO软件的读者，可以把软件使用相关课程看下；对于没有FPGA基础的，需要把FPGA基础的知识好好学习下。对于熟悉ZYNQ软件的，也会FPGA开发的，可以跳过本章基础部分，直接进入后面章节学习。

差分时钟信号输出 wire CLK, clk_tmp; ODDR2 #( .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1" .INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1 .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset ) ODDR2_20M ( .Q(clk_tmp), // 1-bit DDR output data .C0(CLK), // 1-bit clock input .C1(~CLK), // 1-bit clock input .CE(1'b1), // 1-bit clock enable input .D0(1'b1), // 1-bit data input (associated with C0) .D1(1'b0), // 1-bit data input (associated with C1) .R(1'b0), // 1-bit reset input .S(1'b0) // 1-bit set input );

该资源是关于zynq的，属于zynq入门，里面有各种实验，初学者可以参照实验进行学习，对于初学者会有很大帮助啊

FPGA 入门教程，FPGA 初学，FPGA 基础学习。

浮点数表示为尾数和指数的形式 式中，m 为尾数，e 为指数 符号、尾数和指数编码在同一个二进制字中 1. 浮点数的格式 符号、尾数和指数的位数和位域不同，浮点数格式不同，常用的浮点数格式有 IEEE754标准定义的单精度格式和双精度格式 TI公司定义的TMS320C3X浮点数格式

Altera FPGA/CPLD设计，基础篇+高级篇，第2版，高清晰版

该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程，在不同的时钟域进行fifo数据读写，并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4，并在modelsim10.6上仿真成功。工程中附有testbench。