Xilinx FPGA GTX的DRP的时序配置模块，有如下特性：
1）使用verilog hdl语言编写；
2）对DRP动态可重配置，可读可写；
3）地址数据可根据需求自己更改
4）用户端口与GT*端口分开，互补干扰
2022-01-24 19:07:58
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