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ddr2控制器
ddr2控制器
,在Spartan6芯片上成功运行
2022-09-01 15:55:39
7.7MB
ddr2
fpga
vhdl
1
ddr2_controller.rar
在视频图像显示界面中,需要用到DDR作为视频缓存的存储器。该工程基于quartus开发平台,使用Verilog RLT进行代码设计实现。
2022-08-18 19:27:10
105.76MB
DDR2
控制器
Verilog
1
特权FPGA VIP视频图像开发套件例程详解2——
DDR2控制器
读写测试.pdf
本实例对 Altera 提供的 DDR2 控制器 IP 核模块进行操作,每 1.78 秒执 行一次 DDR2 的写入和读出操作。先是从 0 地址开始遍历写 256*64bits 数 据到 DDR2 的地址 0-1023 中;在执行完写入后,执行一次相同地址的读操 作,将读出的 256*64bits 数据写入到片内 RAM 中。
2022-06-17 09:46:57
1.63MB
信号处理
1
xilinx的
ddr2控制器
ip的测试程序和文档
xilinx mig3.5的测试程序基于virtex5
2021-08-26 16:28:19
12.86MB
xilinx
ddr2
mig
1
Verilog编写的
ddr2控制器
Verilog语言编写的
ddr2控制器
,主要通过控制ddr2的用户侧界面控制ddr2的读写,本程序主要完成一次简单的写地址,写数据到ddr2里,并且再写地址,读数据回来,以此校验ddr2的读写。通过在xilinx ise工具里进行综合仿真,并且在xilinx v5 110t板子上成功实现读写。
2019-12-21 20:34:08
15.91MB
ddr2,
Verilog
1
DDR2+SDRAM控制器的设计与验证
DDR2+SDRAM控制器的设计与验证,研究实现操作简便、带宽高的DDR2C设计方法。主要内容包括如何简化对DDR2 SDRAM的操作和最大限度的提高DDR2接口的带宽。
2019-12-21 19:42:49
2.47MB
DDR2控制器
1
Verilog编写的
ddr2控制器
Verilog语言编写的
ddr2控制器
,主要通过控制ddr2的用户侧界面控制ddr2的读写,本程序主要完成一次简单的写地址,写数据到ddr2里,并且再写地址,读数据回来,以此校验ddr2的读写。通过在xilinx ise工具里进行综合仿真,并且在xilinx v5 110t板子上成功实现读写。
2015-08-12 00:00:00
16.18MB
ddr2,
Verilog
1
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