Cyclone4E FPGA设计4位串入串出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module yw_reg(clk,dout,din); input clk; //输入时钟 input din; //输入数据 output dout; //输出数据 reg dout; //输出数据寄存器 reg[3:0] q; //四位寄存器 always@(posedge clk) //clk的上升沿触发 begin q[0]<=din; //把输入放入q寄存器的第一位 q[3:1]<=q[2:0]; //把q寄存器的1到3位赋予2到4位 dout<=q[3]; //把q的第四位赋予输出寄存器

Cyclone4E FPGA设计5位串入并出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module reg_cb(clk,din,clr,dout); input clk,din,clr; output[4:0] dout; reg[4:0] dout; always@(posedge clk) begin if(clr) begin dout<=0; end else begin dout<={dout,din}; end

Cyclone4E FPGA设计4位并入串出移位寄存器Verilog逻辑源码Quartus工程文件.。Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 **----------------------------文件信息-------------------------- ** 文件名称： reg_bc.v ** 创建日期： ** 功能描述：实现4位并入串出移位寄存器的功能 ** 硬件平台：大西瓜logic^3 FPGA开发板 ** 版权声明：本代码属个人知识产权,本代码仅供交流学习. **---------------------------修改文件的相关信息---------------- ** 修改人： ** 修改日期： ** 修改内容： *******************************************************************************/ module reg_bc(clk,clr,din,dout); input clk,clr; //输入时钟端，清零端（高电平有效） input[3:0] din; //数据输入端 output dout; //数据输出端 reg[1:0] cnt; reg[3:0] q; reg dout; always@(posedge clk) //时钟上升沿触发 begin cnt<=cnt+1; //cnt自加1 if(clr) //判断清零信号是否有效 begin q0) //判断cnt是否大于0 begin