一个32位的进位选择加法器，基于门电路实现的

输入为两个16位有符号数，输出17位相加结果。要求采用超前进位（Carry-look-ahead）结构。 计算例子： 0110000010000000 + 1000000000000001 = 11110000010000001 (24704) + (-32767) = (-8063) 顶层模块名为add_tc_16_16，输入输出功能定义： 名称 方向 位宽 描述 a I 16 输入数据，二进制补码 b I 16 输入数据，二进制补码 sum O 17 输出和a + b，二进制补码

14位SQRT进行选择加法器 使用Verilog轻松实现14位平方根进位选择加法器。

乘法器在当今的数字信号处理和各种其他应用中起着重要作用。 随着技术的进步，许多研究人员已经尝试并且正在尝试设计乘法器，以实现高速，低功耗，布局规则并因此减小面积。 展位乘法器可用于带符号和无符号数字的运算。 建议的radix-4和radix-8展位乘数在部分乘积的数量，延迟和频率方面进行了比较。 部分乘积的数量以基数4减少为n / 2。 通过在乘数编码中使用更高的基数8，我们可以将部分乘积的数量进一步减少至n / 3，从而获得更简单的CSA树。 CSA（进位保存加法器）树和用于加速乘法器操作的最终CLA（进位提前加法器）。 由于有符号和无符号乘法运算是由相同的乘法器单元执行的。 因此，所需的硬件和芯片面积减少了，进而降低了功耗和复杂性。 功耗被认为是现代VLSI设计领域的关键参数。

搬运堆垛机已重新装载 现在由维护

在流行的加法器体系结构中，最快的加法器体系结构之一。 加法器是将二进制数字加在一起的数字逻辑设备。 它们通常用作算术逻辑单元的组件，而算术逻辑单元本身就是中央处理单元的组件。 结果，任何具有微控制器或CPU的电子设备，例如智能恒温器，数字闹钟，数字手表和数字浴室秤等，都使用加法器电路。 在这项工作中，我们提出了一种8位混合进位选择加法器架构。 它采用了使用Kogge石头加法器结构，Brent Kung加法器结构，Han Carlson加法器结构和Ladner Fischer加法器结构的并行前缀加法。 它还使用Binary to Excess 1代码转换器以及并行前缀加法器。 使用Verilog代码完成建议设计的确认，并使用Xilinx ISE 14.7进行仿真，并使用Cadence软件计算功率，面积和延迟结果。 与现有传统加法器体系结构的比较证明了其更好的质量。 实验分析表明，在速度，面积和功率方面，推荐的混合式随身加法器具有三倍的优势。

16位纹波进位加法器

提出一种车载自组织网络(VANET)中考虑节点质量的机会路由协议——QAOR(Quality of node based Adaptive Opportunistic Routing Protocol)。针对以往协议均没考虑到节点历史接触频繁性的问题,该协议在路口根据距离目的最近和反映节点接触频繁性的质量两个指标机会选择下一跳,改善了GPSR在路口下一跳没有后续节点的情况;在直路上运用加入携带转发机制的贪婪算法。NS-2仿真显示,在城市场景中,QAOR自适应选路,比传统贪婪算法GPSR投递率增加,延时减少。