【verilog】中山大学计算机组成原理多周期CPU实验（代码+实验报告）

湖南大学信息院数字电路与逻辑设计实验

基于Verilog HDL与虚拟实验平台的计算机组成与CPU实验：RISCV，实现了addi、r、store、load、jmp指令

自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架 自己动手画CPU实验框架

开放式CPU实验 通用寄存器组实验代码加实验报告

该代码为自己写出来的，每个代码模块的代码都比较简单，附有最后的报告！！希望大家不要拿过来直接用，会有查重的！

硬布线和微程序设计哦

工大计算机体系最后的实验CPU设计的实验报告，思路很清晰，写的也很具体，有比较高的参考价值，可以用报告中的思路设计自己的CPU

对前面发的实验代码做了一个系统的讲解，包括各个模块的功能，实现的原理和机制，接口的参数设置，运行结果展示都一一列举出来。

电子科技大学计算机系CPU实验报告.7z