将 Xilinx BMG IP 核配置成一个真双端口的 RAM 并对其进行读写操作。 在PS端通过串口输入数据给BRAM，写操作完成后再把数据读回，在串口打印出来。在PL端把RAM中的数据读出，将其输送给其他模块进行功能选择配置。

BRAM在仿真和实际上板测试中的行为差异

安路科技的PH1系列FPGA的内部BRAM资源的Modelsim的仿真程序，介绍FIFO，RAMFIFO，DRAM，RAM等资源的仿真使用；指导在程序如何正确的使用；

ISE跟microblaze数据交互 有bram bram_ctrl的说明

PL透过bram 向PL传递 0-9的数据,PL进行数据处理后( 在此为了简化,就将所取得的数据 + 100 返回) 透过dma 传回PS https://blog.csdn.net/howard789/article/details/111194482

使用xilinx生成的AXI Master模板程序，使用AXI4对BRAM访问测试，给大家相互学习

一个简单的handshake接口转axi lite接口读写BRAM的例子，通过一个带handshake接口的模块，将其转换成axi lite接口模块，并对BRAM进行读写测试。

PS-PL通过bram共享数据，很多跑不通BRAM的可以参考，亲测可用，注意修改ddr型号

在本例程中，在 PL 端设计了 1 个 4KB（位宽 32，深度 1024）的 BRAM。首先， PS 通过 M_AXI_GP 口向 BRAM 中 1024 个地址依次存入 1024 个 32 位的数据。 PS 每向 BRAM 完成写入 1 个 32 位数据后通过 AXI GPIO 输出 1 个 上升沿信号， PL 捕获上升沿后立即将 PS 写入的 32 位数据读出，然后加 2，再存入原地址中。存储完成后， PL 通 过 AXI GPIO 向 PS 输入 1 个翻转信号，每翻转 1 次， AXI GPIO 便向 PS 触发 1 次中断。 PS 触发中断后，再从 BRAM中读出该数据，判断是否被加了 2，若不一致，则报错。

博客配套原码工程 https://blog.csdn.net/botao_li/article/details/86301995