AD9708手册；AD9708属于TxDAC™系列高性能、低功耗CMOS数模转换器(DAC)的8位分辨率产品。TxDAC™系列由引脚兼容的8、10、12、14位DAC组成，并专门针对通信系统的发射信号路径进行了优化。所有器件都采用相同的接口选项、小型封装和引脚排列，因而可以根据性能、分辨率和成本，向上或向下选择适合的器件。AD9708提供出色的交流和直流性能，同时支持最高125 MSPS的更新速率。 AD9708内置一个1.2 V片内基准电压源和基准电压控制放大器，只需用单个电阻便可轻松设置满量程输出电流。该器件可以采用多种外部基准电压驱动。其满量程电流可以在2 mA至20 mA范围内调节，动态性能不受影响。因此，AD9708能够以低功耗水平工作，或在20 dB范围内进行调节，进一步提供增益范围调整能力。 AD9708采用28引脚SOIC封装，额定温度范围为工业温度范围。

高速双路ADC AD9280 FPGA读写实验 Verilog设计源码Quartus工程文件，ADC芯片选用AD9280 ，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_dual_ad( input sys_clk , //AD0 input [9:0] ad0_data , //AD0数据 input ad0_otr , //输入电压超过量程标志 output ad0_clk , //AD0(AD9280)采样时钟 output ad0_oe , //AD1 input [9:0] ad1_data , //AD0数据 input ad1_otr , //输入电压超过量程标志 output ad1_clk , //AD1(AD9280)采样时钟 output ad1_oe ); //***************************************************** //** main code //***************************************************** // ad0_oe=0,正常模式；ad0_oe=1,高阻 wire clk_50m; assign ad0_oe = 1'b0; assign ad1_oe = 1'b0; assign ad0_clk = ~clk_50m; assign ad1_clk = ~clk_50m; pll u_pll( .inclk0 (sys_clk), .c0 (clk_50m) ); endmodule

Cyclone4 FPGA读写高速AD-TLC549+DA-AD9708模块实验Verilog逻辑源码Quartus工程+文档资料 module DA_AD9708_BASE ( //input input sys_clk , //system clock; // input sys_rst_n , //system reset, low is active; input [3:0] key , //output output reg [7:0] DA_DATA , output reg DA_CLK , output reg [7:0] LED ); //Reg define reg [7:0] div_cnt ; //Wire define //************************************************************************************ //** Main Program //** //************************************************************************************ assign sys_rst_n = 1'b1 ; // counter used for div osc clk to ad ctrl clk 50M/4 = 12.5Mhz always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) div_cnt <= 8'b0; else div_cnt <= div_cnt + 8'b1; end //gen DA_CLK always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) DA_CLK <= 1'b0 ; else if ( div_cnt == 8'd0 ) DA_CLK <= ~DA_CLK ; else ; end //display AD sample data to LED always @(posedge DA_CLK or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) DA_DATA <= 8'b0; else DA_DATA <= { key, key }; end //display AD sample data to LED always @(posedge DA_CLK or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) LED <= 8'b0; else LED <= { key, key } ; end

FPGA读写 AD9708+ AD9280 ADDA实验Verilog逻辑源码Quartus工程源码文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 //2017/7/20 1.0 Original //*******************************************************************************/ module top( input clk, input rst_n, //adc input[7:0] ad9280_data, output ad9280_clk, //dac output[7:0] ad9708_data, output ad9708_clk, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue ); wire video_clk; wire video_hs; wire video_vs; wire video_de; wire[7:0] video_r; wire[7:0] video_g; wire[7:0] video_b; wire grid_hs; wire grid_vs; wire grid_de; wire[7:0] grid_r; wire[7:0] grid_g; wire[7:0] grid_b; wire wave0_hs; wire wave0_vs; wire wave0_de; wire[7:0] wave0_r; wire[7:0] wave0_g; wire[7:0] wave0_b; wire adc_clk; wire adc0_buf_wr; wire[10:0] adc0_buf_addr; wire[7:0] adc0_buf_data; wire dac_clk; wire[7:0] dac_data; reg[8:0] rom_addr; assign vga_out_hs = wave0_hs; assign vga_out_vs = wave0_vs; assign vga_out_r = wave

ad9280_9708 ADDA模块硬件资料+PDF原理图+AD、PADS、CADENCE3中格式原理图库PCB封装库文件: 原理图库： Library Component Count : 41 Name Description ---------------------------------------------------------------------------------------------------- AD8065ART AD9280ARSZRL AD9708ARUZ B5S_0 C1608 C1608_1 C1608_2 C1608_3 C1608_4 C1608_5 CAP_NP 0805, X7R, 50V, 10%(K) CAP_NP_1 CAP CER 0.1UF 10V 10% X5R 0402 CAP_NP_2 CAP CER 0.1UF 10V 10% X5R 0402 CAP_NP_3 CAP CER 0.1UF 10V 10% X5R 0402 CON40A CT2012_0 CT2012_0_1 INDUCTOR INDUCTOR_1 LED_0 LED GRN SGL 25MA 0603 LQH32C_0 LQH32C_0_1 MC34063AD 1.5-A PEAK BOOST/BUCK/INVERTING SWITCHING REGULATORS, -40 to 85℃ RES RES MF 1.0M 1/10W 5% 0402 RES_1 RES MF 1.0M 1/10W 5% 0402 RES_10 RES MF 1.0M 1/10W 5% 0402 RES_11 RES MF 1.0M 1/10W 5% 0402 RES_12 RES MF 1.0M 1/10W 5% 0402 RES_2 RES MF 1.0M 1/10W 5% 0402 RES_3 RES MF 1.0M 1/10W 5% 0402 RES_4 RES MF 1.0M 1/10W 5% 0402 RES_5 RES MF 1.0M 1/10W 5% 0402 RES_5_1 RES MF ZERO OHM 1/16W 5% 0402 RES_6 RES MF 1.0M 1/10W 5% 0402 RES_7 RES MF 1.0M 1/10W 5% 0402 RES_8 RES MF 1.0M 1/10W 5% 0402 RES_9 RES MF 1.0M 1/10W 5% 0402 RES_ADJ_0 Single Turn Top Adjust, 3362P TL072 TLV1117-33 IC REG LDO 3.3V 1A SOT223 ZDIODE_0 DIODE ZNR -- 0.2W 5.1V AEC-Q101 SOD523 PCB封装库： Component Count : 17 Component Name ----------------------------------------------- 3386P-1 C0603 DIP-2X20_2P54 EC6P3 L0603 L1210 L7373 LED0603 R0603 R2512 SMA SMA_THVT_312X312 SOP8 SOT23-5 SOT223 SSOP28_0R65_10R2X7R8 TSSOP28_0R65_9R7X4R4

AD9280的DATAsheet数据手册

基于FPGA设计的 AD9708 +AD9280 ADDA转换测试Verilog逻辑源码Quartus工程文件+文档说明，DA芯片选用AD公司推出的AD9708，AD芯片选用AD9280，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( input clk, input rst_n, //adc input[7:0] ad9280_data, output ad9280_clk, //dac output[7:0] ad9708_data, output ad9708_clk, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue ); wire video_clk; wire video_hs; wire video_vs; wire video_de; wire[7:0] video_r; wire[7:0] video_g; wire[7:0] video_b; wire grid_hs; wire grid_vs; wire grid_de; wire[7:0] grid_r; wire[7:0] grid_g; wire[7:0] grid_b; wire wave0_hs; wire wave0_vs; wire wave0_de; wire[7:0] wave0_r; wire[7:0] wave0_g; wire[7:0] wave0_b; wire adc_clk; wire adc0_buf_wr; wire[10:0] adc0_buf_addr; wire[7:0] adc0_buf_data; wire dac_clk; wire[7:0] dac_data; reg[8:0] rom_addr; assign vga_out_hs = wave0_hs; assign vga_out_vs = wave0_vs; assign vga_out_r = wave0_r[7:3]; //discard low bit data assign vga_out_g

本资源对黑金高阻ad-da模块（ad9280和ad9708）进行了详细介绍，包含使用的注意事项，关键电路计算等。

高速双路DAC AD9708 FPGA读写实验 Verilog设计源码Quartus工程文件，DAC芯片选用AD9708，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_dual_da( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //DA芯片接口 output da_clk , //DA(AD9708)驱动时钟,最大支持125Mhz时钟 output [9:0] da_data , //输出给DA的数据 //DA芯片接口 output da_clk1 , //DA(AD9708)驱动时钟,最大支持125Mhz时钟 output [9:0] da_data1 //输出给DA的数据 ); //wire define wire [9:0] rd_addr; //ROM读地址 wire [9:0] rd_data; //ROM读出的数据 //***************************************************** //** main code //***************************************************** //assign ad_clk2 = ad_clk ; assign da_clk1 = da_clk; assign da_data1 = da_data; pll u_pll( .inclk0 (sys_clk), .c0 (clk)); //DA数据发送 da_wave_send u_da_wave_send( .clk (clk), .rst_n (sys_rst_n), .rd_data (rd_data), .rd_addr (rd_addr), .da_clk (da_clk), .da_data (da_data) ); //ROM存储波形 rom_1024x10b u_rom_1024x10b( .address (rd_addr), .clock (clk), .q (rd_data) ); endmodule

AD(AD9280)和DA(AD9708) FPGA读写Verilog设计源码Quartus工程文件，AD芯片选用AD9280，DA芯片选用AD9708，,FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_ad_da( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //DA芯片接口 output da_clk , //DA(AD9708)驱动时钟,最大支持125Mhz时钟 output [7:0] da_data , //输出给DA的数据 //AD芯片接口 input [7:0] ad_data , //AD输入数据 //模拟输入电压超出量程标志(本次试验未用到) input ad_otr , //0:在量程范围 1:超出量程 output ad_clk //AD(AD9280)驱动时钟,最大支持32Mhz时钟 ); //wire define wire [7:0] rd_addr; //ROM读地址 wire [7:0] rd_data; //ROM读出的数据 //***************************************************** //** main code //***************************************************** //DA数据发送 da_wave_send u_da_wave_send( .clk (sys_clk), .rst_n (sys_rst_n), .rd_data (rd_data), .rd_addr (rd_addr), .da_clk (da_clk), .da_data (da_data) ); //ROM存储波形 rom_256x8b u_rom_256x8b( .address (rd_addr), .clock (sys_clk), .q (rd_data) ); //AD数据接收 ad_wave_rec u_ad_wave_rec( .clk (sys_clk), .rst_n (sys_rst_n), .ad_data (ad_data), .ad_otr (ad_otr), .ad_clk (ad_clk) ); endmodule