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内容概要：本文详细介绍了基于AD9680模数转换器（ADC）的成熟采集子代码和硬件设计方案。硬件设计部分涵盖了电源管理、时钟电路、信号输入调理等方面的关键技术和注意事项，如电源去耦、时钟稳定性、信号调理等。采集子代码则展示了基于FPGA的Verilog实现，包括SPI配置、数据采集、JESD204B协议处理等。此外，文中还提供了许多实战经验和调试技巧，帮助解决常见问题。 适合人群：从事高速数据采集系统的硬件工程师和嵌入式开发人员，尤其是那些对AD9680有一定了解并希望深入掌握其应用的人群。 使用场景及目标：适用于通信基站、雷达系统等需要高性能数据采集的应用场景。主要目标是帮助工程师优化硬件设计，减少调试时间和成本，提高系统的可靠性和性能。 其他说明：文中不仅提供了详细的理论解释和技术细节，还分享了许多实际项目中的经验和教训，有助于读者更好地理解和应用这些技术。

内容概要：本文详细介绍了基于Vivado平台搭建的AD9680 FPGA工程项目，涵盖JESD204B接口、SPI配置、时钟树配置以及跨时钟域处理等多个方面。项目采用Verilog语言编写，包含详细的注释和调试经验分享。文中重点讨论了SPI配置引擎、JESD204B链路对齐、时钟管理模块（如MMCM）配置、跨时钟域处理等问题，并提供了多个实用技巧和注意事项。此外，还涉及了温度监控模块的实现，确保系统的稳定性和可靠性。 适合人群：具备一定FPGA开发经验和Verilog编程基础的研发人员，尤其是从事高速数据采集和通信领域的工程师。 使用场景及目标：适用于需要理解和实现AD9680高速数据采集系统的开发者。主要目标是帮助读者掌握JESD204B接口配置、SPI寄存器配置、时钟树设计等关键技术，从而能够成功构建并调试类似的FPGA工程。 其他说明：文中不仅提供了完整的代码片段，还包括了许多宝贵的调试经验和实战心得，对于提高实际开发效率非常有帮助。建议读者结合具体应用场景深入研究相关代码和技术细节。

AD9680.pdf

AD9680对应的V7fpga原理图，含有硬件设计，可以配合代码做参考

3.1　硬件连接 　　ADI 公 司 的 双 路 14 位 1GSPS 数 模 转 换 器 AD9680， 采 用 JESD204B 协议接口，采用 FPGA 作为接收处理器，使用其中的高速 串行接口，即GTX接口与 AD9680 的数据线连接，其连接关系如图 1 所示，AD9680 输出四对差分数据线，输入一对 SYNC 差分线，一对 SYREF 差分线。四对查分数据线分别对应一个通道的高速串行数据， SYNC 用来启动 AD9680 帧数据的发送，SYREF 主要用于多芯片之间 的同步，这里不使用。 图 1　AD9680 与 FPGA 连接关系 3.2　软件设计 　　使用 FPGA 的 GTX 接口，首先确定接收数据率，假设 AD 采 样率为 600MHz，采样后的数据率为 600Msps，AD 位数为 14 位， SERDOUT0 和 SERDOUT1 用来传输通道 1 的数据，则 SERDOUT0 用来传低八位，SERDOUT1 用来传高六位，所以每个 SERDOUT 上 的数据率为 600*8*(10/8)=6Gsps。这样接收端GTX的数据接收速率为 6Gsps。 　　正确配置 AD9680 寄存器后，在空闲阶段，AD9680 发送“bcbc” 空闲码，等待 SYNC 的触发，FPGA 软件复位准备就绪后，发送 SYNC 脉冲，AD9680 收到 SYNC 触发后，发送帧头，然后后面是采 集的数据。 　　软件流程如图 2所示，首先检测 SYNC 的下降沿，等待触发，然 后判断帧头的形式，将数据的组合方式调整，因为GTX传输数据时， 以8比特为一个单位进行串并转换，如若接收端的数据端口为16比特， 前后数据的组合就有两种，有可能将前面的空闲码和数据组合成一个 16 比特的数据。数据对齐后检测帧头，帧头的格式在 JESD204B 协议 中有定义，判断到正确的帧头后，开始对数据解扰，因为在传输的过 程中，为了抗干扰，发送端加入了扰码，所以在接收数据的时候要解码， 但是帧头是不加扰码的，所以要在帧头后再解扰。解扰后的数据为正 常的 AD数据，根据两线制将两个 LANE上的数据组合，最后判断数 据有没有结束，如果结束则再次检测 SYNC 触发，这样完成一个软件 流程。 SYNC触发检测 帧头设计对齐 帧头检测 否 是 扰码解扰 接收数据 数据结束 否 是 AD9680 SERDOUT0 SERDOUT1 SERDOUT2 SERDOUT3 SYNC FPGA IO LVDS GTX Quard 　　　图 2 　数据接收流程 4　测试 　　通过硬件和软件设计，搭建了 AD9680 的测试平台，进行了功能和性能 的测试，功能测试主要检验系统工作是 否正常，稳定，包括软件和硬件以及二 者交互。性能测试主要考察 AD端接收 数据的指标，根据协议进行数据接收、 重排，测试数据经过matlab 分析的结果 如下。测试时采样时钟为 480MHz，中频 为 253MHz，测试 SNR为 57dB。 5 　结论 　　根据 AD9680 的特点和接口形式， 设计并实现了AD9680的通用测试模块。 通过对 JESD204B 协议的理解，设计了 基于 FPGA 的接收程序，并对其进行了 指标测试。通过对 AD9680 寄存器的设计，实现高速和低速采样，最 高采样率达到 1Gsps。指标的测试结果符合指标要求。最后的指标没 有达到厂家的测试指标，分析原因是测试板的电源和地平面的干扰太 大，导致噪声抬高，这方面在以后的设计中要注意，提高整体的抗干 扰性。 参考文献： [1]TsulJ. 宽带数字接收机 .北京 :电子工业出版社 ,2002. [2] 何伟 .新型宽带数字接收机 .电子科技大学博士学位论文 ,2004.

随着系统带宽和采样率的不断提高，在一些设备中需要用到高 速数据采集和数据处理技术。JESD204B 协议正是这样一种用于高速 数据采集的接口，目前主要用在 ADC 和 FPGA 之间的连接。由于对 宽带发射系统的需求逐渐增加，目前也出现了基于 JESD204B 协议的 DAC，本文主要内容只涉及到高速采集接口，即基于 AD9680 的高速 数据接口的设计

ad9680是一款双路1G采样率，单路2G采样率的高速ADC，接口为JESD204B