Cyclone4E FPGA设计4位串入串出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module yw_reg(clk,dout,din);
input clk; //输入时钟
input din; //输入数据
output dout; //输出数据
reg dout; //输出数据寄存器
reg[3:0] q; //四位寄存器
always@(posedge clk) //clk的上升沿触发
begin
q[0]<=din; //把输入放入q寄存器的第一位
q[3:1]<=q[2:0]; //把q寄存器的1到3位赋予2到4位
dout<=q[3]; //把q的第四位赋予输出寄存器
2021-08-23 13:14:10
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Cyclone4E FPGA设计5位串入并出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module reg_cb(clk,din,clr,dout);
input clk,din,clr;
output[4:0] dout;
reg[4:0] dout;
always@(posedge clk)
begin
if(clr)
begin
dout<=0;
end
else
begin
dout<={dout,din};
end
2021-08-23 13:14:09
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