74597的使用的例程，演示程序，包含有软件与硬件说明。

使用Logisim来实现一位全加器、四位并行加法器、四位串行加法器

采用verilog编写，包含测试代码，可以选择实现8位、16位、32位、64位的加法。

实验一　算术逻辑单元 １. 实验目的 (1) 掌握运算器的工作原理。 (2) 验证运算器的功能 ２. 实验要求 (1)基本要求 设计一个4位的算术逻辑单元，满足以下要求。 ①4位算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传递。用3位操作码进行运算，控制方式如下表所示。 运算操作码 　　　　运　　　算 对标识位Z和C的影响 000 result ←A+B 影响标志位Z和C 001 result ←A+1 影响标志位Z和C 010 result ←A-B 影响标志位Z和C 011 result ←A-1 影响标志位Z和C 100 result←A and B 影响标志位Z 101 result←A or B 影响标志位Z 110 result← not B 影响标志位Z 111 result←B 不影响标志位Z和C ②设立两个标志触发器Z和C。当复位信号reset为低电平时，将这两个标志触发器清零。当运算结束后，在时钟clk的上升沿改变标志触发器Z和C的值。运算结果改变标志触发器C、Z的情况如下：加法、减法、加1、减1运算改变Z、C；与、或、非运算改变Z，C保持不变；传送操作保持Z、C不变。因此在运算结束时Z、C需要两个D触发器保持。 ③为了保存操作数A和B，设计两个4位寄存器A和B。当寄存器选择信号sel=0时，如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入A寄存器；当sel=1时，如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入B。

用VHDL语言编写的四位并行乘法器，四位并行加法器

利用quartus18.0软件编译仿真的四位并行加法器，含测试文件，供学习电子设计自动化（eda）的新人参考

自己仿照网上和老师说的四位并行加法器画的图，应该没什么问题

FPGA 四位并行乘法器，QuartusII软件运行成功。

用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。

8位并行加法器