只为小站
首页
域名查询
文件下载
登录
在FPGA上使用SystemVerilog实现
12小时制时钟
(可实现24小时制)
实现了一个时钟计数器。h、min、sec和pm的输出为12小时制,AM时,pm输出为0,PM时,pm输出为1。load和init_*等信号用于加载时钟状态。12小时制显式时,小时的范围为1~12。
2022-02-14 09:48:30
67KB
Clock
FPGA
SystemVerilog
12小时制
1
基于FPGA用VHDL语言设计的
12小时制时钟
基于FPGA用VHDL语言设计的
12小时制时钟
,具有清零暂停功能
2021-06-22 14:35:57
1.01MB
FPGA
VGDL
12小时制时钟
1
个人信息
点我去登录
购买积分
下载历史
恢复订单
热门下载
西门子逻辑控制设计开发_3部10层
STM32F4时钟触发ADC双通道采样DMA传输进行FFT+测频率+采样频率可变+显示波形
2021华为芯片研发岗位笔试题
机械臂避障路径规划仿真 蚁群算法 三维路径规划
东南大学英语技术写作慕课所有答案
基于MATLAB的Filter使用,低通、带通和高通滤波器的仿真
matlab机器人工具箱实现机械臂直线轨迹&圆弧轨迹规划
银行笔试 信息科技岗部分真题
基于Python网络爬虫毕业论文.doc
中国地面气候资料日值数据集(V3.0)2014-2019.zip
MAC OS.X.10.8.iso 镜像文件
IEEE33节点配电网Simulink模型.rar
基于OpenCV的车牌号码识别的Python代码(可直接运行)
基于傅里叶算子的手势识别的完整源代码(Python实现,包含样本库)
20200318附加-2019年电赛综合测评方案详细计算过程(pdf版本,有朋友反映word版本乱码,特意转为pdf)
最新下载
VESTA Windows 64位 3.8.4版
NIVISA1800full 驱动安装程序
UMP Pro 【Android iOS2.0.2】.rar
stressapptest-1.0.9.tar.gz
猫盘单刷群晖资料.zip
在Windows7系统下,安装.net framework,时间戳签名和/或证书无法验证或已损坏 , 完美解决方案
IAR Embedded Workbench for STM8 V3.11.4
墩台设计绘图系统v2.2(1).exe
SX-815Q-H2U-ABB.SM_机电一体化综合实训设备使用说明书(ABB+汇川)V1.2.pdf
An ASIC low power primer
其他资源
卓越供应链(SCOR模型使用手册)第3版
Office各版本官方彻底卸载工具
vs2017,X64,MFC,High-Speed Charting,堆叠柱状图,画线
广工数据库课程设计
冒险岛wz技能修改教程
rtl8723bs wifi linux驱动
阿里云 专有云敏捷版 V3.4.0 云平台 云平台运维指南 20201015.pdf
开博尔K500固件
基于ssm框架拍卖系统(内含数据库)
NVDIA_显卡_原理图和PCB_源文件
深度学习中的代码资源库(一)图像处理篇
神经网络实现异或问题
取模软件--zimo221
CodeSoft进行二次开发
高阶泛函差分方程正周期解的存在性
Android中集成极光推送实现推送消息通知与根据别名指定推送示例代码.rar
SpringBoot后台管理系统脚手架项目
如何下载淘宝天猫的产品主图视频和主图图片原图.mp4
现代企业管理课程论文.docx
最新自动发卡源码 全开源 自动发货对接免签约即时到帐接口 带3套模板
OpenCV ANN 神经网络 数字识别
金山词霸破解文件
ask、psk、fsk的matlab的仿真
小波聚类代码
Fluent VOF 模型心得
原生js ---- 二维码生成器demo
机器码查看工具(硬盘,MAC,CPUID,特征号,计算机名)
Xilinx PlanAhead应用详解_压缩包(3/3)