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基于改进延迟锁相环的高速低抖动时钟电路的开发与设计
文中针对传统时钟产生电路精度低且抖动大的问题,开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明,当输入时钟信号频率为20~150 MHz时,输出时钟信号占空比稳定在(50±0.15)%,时钟抖动在0.8 ps之内,不仅实现了精度的增大,且还具有低抖动的功能,满足了高速高精度 ADC转换器的时钟要求。
2023-03-08 22:51:27
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高速模数转换器
延迟锁相环
时钟电路
高精度低抖动
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