提出了一种14 bit、100 MS/s可重构流水线ADC的设计方案，在采样/保持电路、栅压自举开关、折叠式共源共栅运算放大器、可重构控制器等关键电路上均有明显改进，降低了非理想因素对系统的影响，保证了所设计的流水线ADC的指标实现，并对关键模块电路和ADC系统进行了仿真验证。

为了简化Sigma-Delta(∑△)微加速度计接口电路晶体管级的仿真和优化，建立了系统中的非理想因素模型，并在此基础上完成了一种单环结构的∑△微加速度计的系统级设计。分析了敏感结构中固定极板运动、时钟抖动、开关热噪声、运算放大器噪声等非理想因素对系统的影响，并分别建立了Simulink模型。基于所建模型，设计了一种∑△微加速度计的精确的 Simulink模型。系统级仿真结果表明：二阶系统的信号-噪声-谐波失真比(SNDR)为70.1dB，有效位(ENOB)为11.36位，四阶系统的SNDR为92.7dB

系统构建并研究了开关电容积分器delta sigma 调制器非理想因素行为级建模