对同一变量进行多次赋值 在一个以上always块中对同一个变量进行多次赋值可能会导致竞争冒险，即使使用非阻塞赋值也可能产生竞争冒险。在下例中，两个always块都对输出q进行赋值。由于两个always块执行的顺序是随机的，所以仿真时会产生竞争冒险。 深圳大学信息工程学院

时序和组合的混合逻辑——使用非阻塞赋值 有时候将简单的组合逻辑和时序逻辑写在一起很方便。当把 组合逻辑和时序逻辑写到一个always块中时，应遵从时序逻辑建模的原则，使用非阻塞赋值，如例所示。 [例2] 在一个always块中同时实现组合逻辑和时序逻辑 module nbex2 (q, a, b, clk, rst_n); output q; input clk, rst_n; input a, b; reg q; always @(posedge clk or negedge rst_n) if (!rst_n) q <= 1'b0; // 时序逻辑 else q <= a ^ b;// 异或，为组合逻辑 endmodule

原文名叫Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!，本文是其中译版。

Verilog非阻塞赋值的仿真综合总结，很好的东东哦 HDL入门的必备

文章主要介绍Verilog中阻塞赋值和非阻塞赋值的正确使用方法。

Verilog HDL阻塞赋值实现

Verilog HDL非阻塞赋值工程实现

深入理解阻塞和非阻塞赋值的概念.pdf