阻塞和非阻塞语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连，但是又有着本质的差别。理解不清或运用不当，都往往会导致设计工程达不到预期的效果，而其中的错误又很隐晦。

C++ Socket编程示例； 阻塞和非阻塞，涉及多线程编程，以及定时清除服务器连接资源；

对同一变量进行多次赋值 在一个以上always块中对同一个变量进行多次赋值可能会导致竞争冒险，即使使用非阻塞赋值也可能产生竞争冒险。在下例中，两个always块都对输出q进行赋值。由于两个always块执行的顺序是随机的，所以仿真时会产生竞争冒险。 深圳大学信息工程学院

Verilog HDL是目前应用最为广泛的硬件描述语言。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。Verilog HDL进行设计最大的优点是其工艺无关性。这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。Verilog HDL是一种硬件描述语言（hardware description language），为了制作数字电路而用来描述ASICs和FPGA的设

时序和组合的混合逻辑——使用非阻塞赋值 有时候将简单的组合逻辑和时序逻辑写在一起很方便。当把 组合逻辑和时序逻辑写到一个always块中时，应遵从时序逻辑建模的原则，使用非阻塞赋值，如例所示。 [例2] 在一个always块中同时实现组合逻辑和时序逻辑 module nbex2 (q, a, b, clk, rst_n); output q; input clk, rst_n; input a, b; reg q; always @(posedge clk or negedge rst_n) if (!rst_n) q <= 1'b0; // 时序逻辑 else q <= a ^ b;// 异或，为组合逻辑 endmodule

Linux下基于C/C++的Socket的阻塞和异步编程实例

博主的博客Verilog之blocking & nonblocking assignments有些内容是参考了这篇英文文献的，其中对verilog中有关阻塞与非阻塞赋值语句的8种准则进行了详细的举例说明，读者可以下载文章进行详细阅读，以便更好地理解相关概念。

深入理解阻塞和非阻塞赋值的概念.pdf

主要介绍了Flask实现异步非阻塞请求功能实例解析，分享了相关代码示例，小编觉得还是挺不错的，具有一定借鉴价值，需要的朋友可以参考下