研究不恢复余数法的算法基础上，阐述以可控加／减法器(CAS)为基本组成单元的阵列除法器的构造原理，并给出一个完整的定点小数补码除法逻辑图，最后提出一种基于现场可编程门阵列(Field．ProgrammableGateArray，简称FPGA)的除法器的硬件实现方法．
2022-06-20 23:53:03
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阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器
2021-07-27 21:10:11
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用Multism设计阵列除法器，应用计算机组成原理和模拟电子等知识完成课程设计。
教材我建议的是《Multisim 11电路仿真与实践》和《计算机组成原理》，清华大学出版社
2021-06-21 13:44:27
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利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。
2021-05-20 19:53:14
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采用Quartus可编程器件开发工具软件，伟福COP2000实验箱，设计并实现阵列除法器功能。电路主要应包括：细胞模块和门电路等。被除数和除数皆为四位；对设计电路进行了仿真并验证其正确性，仿真数据由指导教师给出； 实现了编程下载和硬件测试；
2021-05-05 17:12:36
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