本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求.

带SFT鉴相器的高性能单相锁相环simulink仿真

鉴频鉴相器是电荷泵锁相环的关键模块。死区表征鉴频鉴相器对两个输入信号最小相位差的鉴别能力，会使锁相环的杂散特性恶化，是鉴频鉴相器主要的设计考虑之一。基于TSMC 0.18 μm RF CMOS工艺，设计了一款具有新型延时单元的无死区鉴频鉴相器。该延时单元基于传输门及反相器设计，利用3位数字控制，实现8种不同的复位延时，可灵活配置，有效消除死区。其具备占用面积小、结构简单、易扩展和易移植等特点。仿真结果表明，设计的鉴频鉴相器具备消除死区的能力，能够应用于锁相环电路。

2005 电子书 锁相环(PLL)电路设计与应用

HMC704LP4自费用翻译狗软件翻译的，翻译程度大概有90%，对英文较差的同学还是值得参考的！勿喷！！！

我们在做伺服电机控制的时候，一般会用到正交编码器做速度和位置的反馈控制，这里只提增量式正交编码器，其输出一共有三根线，即A相、B相和Index相。

介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。

鉴相器是电机锁相环速度控制系统的关键部分。按照信号形式，可将鉴相器分为模拟锁相环、模数混合锁相环、数字锁相环和软件锁相环，在电机控制领域目前采用较多的是模数混合锁相环和数字锁相环。随着数字信号处理器运算速度和可编程逻辑器件集成度的大幅提高，使得软件锁相环计算周期足够短，促进了电机软件锁相环速度控制的应用。在电子锁相环中，由于vco没有惯性，存在频率误差时可以通过鉴相器产生的瞬时频差电压使环路入锁。对于小惯量电机的转速控制，可以采用鉴相器使系统人锁；但对于惯性较大的电机，由于受系统带宽的限制，将可能导致谐波锁定、极限环或混沌现象。 　　鉴频鉴相器用数字相位比较器得到宽度与相位误差成正比的脉冲序

设计了基于调制相移法的色散测量样机, 提高了色散测量的精度, 降低了色散测量成本。设计了基于幅相检测芯片AD8302的双鉴相电路, 实现了相位差的准确测量。应用最小二乘法对接收的数据进行拟合, 得到了可靠的色散系数曲线。整体采用模块化的设计思想, 使用基于芯片F2812的数字信号处理, 实现了对各模块插板的控制, 完成了数据的采集和处理, 并在实验室虚拟仪器工程工作台(LabVIEW)开发平台完成界面设计。对样机的性能进行了实验验证, 结果表明, 对于不同长度的G.652光纤, 在波长1550 nm处, 累积色散测量的不确定度小于10 ps/nm。

基于fpga的一种新型数字鉴频鉴相的设计 主要是用于FPGA的设计