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ALTERA FPGA设计约束
描述影响编译器如何实现设计的定时和
逻辑约束
,如pin分配、设备选项、逻辑选项和定时约束。使用接口规划器原型接口实现,规划时钟,并快速定义一个合法的设备平面布置图。使用Pin规划器在目标设备的图形表示中可视化、修改和验证所有/O分配。
2022-05-25 13:29:21
1.32MB
时序约束
altera
逻辑约束
I/O分配
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