基于cyclone3 FPGA设计的交通灯控制器课设文档+quartus9.0逻辑工程源码,可以做为你的学习设计参考。
交通灯控制器的设计
2. 设计内容与要求：
① 设计一个十字路口交通信号灯的控制电路。要求红、绿灯按一定的规律亮和灭，并在亮灯期间进行倒计时，且将运行时间用数码管显示出来。
②绿灯亮时，为该车道允许通行信号，红灯亮时，为该车道禁止通行信号。要求主干道每次通行时间为Tx秒，支干道每次通行时间为Ty秒。每次变换运行车道前绿灯闪烁，持续时间为5秒。即车道要由X转换为Y时，X在通行时间只剩下5秒钟时，绿灯闪烁显示，Y仍为红灯。
③ 可以对X，Y车道上交通灯运行的时间进行重新设置，
20≦Tx≦99 ,10≦Ty≦39
④ 对器件进行在系统编程和实验验证。
⑤ 写出设计性实验报告，并打印各层次的源文件和仿真波形，然后作简要说明。
module demultiply(clock,rst,clock_out);
input clock,rst;
output clock_out;
reg [24:0]count;
reg clock_out;
always @(posedge clock or negedge rst)
begin
if(!rst)
begin
count<=0;
clock_out<=0;
end
else
begin
if(count==25'd25000000-1)
begin
count<=0;
2021-12-25 18:02:31
5.93MB
MINIUSB接口供电EPM240 CPLD三色LEDE灯爱心灯板Protel99se设计硬件原理图PCB+VERILOG 逻辑工程源码文件，硬件2层板设计，大小为66x57mm，Protel 99se 设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB印制板图，已经制板测试使用，可用Protel或 Altium Designer(AD)软件打开或修改，可作为你产品设计的参考。
CPLD芯片为MAX2系列中的EPM240T100C5，2版3色流水灯及灯闪DEMO QUARTUS逻辑工程文件，逻辑工程软件版本为 Quartus II 10.1 (32-Bit)
timescale 1ns/100ps
module love_heart(
clk,
resetb,
key_in_a,
key_in_b,
led_out_b,
led_out_r,
led_out_g
);
input clk;
input resetb;
input key_in_a;
input key_in_b;
output[23:0] led_out_b;
output[23:0] led_out_r;
output[23:0] led_out_g;
reg[23:0] led_out_b;
reg[23:0] led_out_r;
reg[23:0] led_out_g;
//*****************************led_counter*********************************
reg[31:0] led_counter;
always@(posedge clk or negedge resetb)
begin
if (!resetb) led_counter <=0;
else led_counter <= led_counter +1'b1;
end
//*********************led_out_b**********************************
always@(posedge clk or negedge resetb)
begin
if (!resetb) led_out_b <=24'hfffffff;
else
case(led_counter[28:25])
4'h1: led_out_b <=24'h0000000;
4'h2: led_out_b <=24'hfffffff;
4'h7: led_out_b <=24'h0000000;
4'h8: led_out_b <=24'hfffffff;
4'h9: led_out_b <=24'h0000000;
4'ha: led_out_b <=24'hfffffff;
4'hb: led_out_b <=24'hfffffff;
4'hc: led_out_b <=24'hfffffff;
4'hd: led_out_b <=24'h0000000;
4'he: led_out_b <=24'hfffffff;
default: led_out_b <= 24'hfffffff;
endcase
end
//*********************led_out_r**********************************
always@(posedge clk or negedge resetb)
begin
if (!resetb) led_out_r <=24'hfffffff;
else
case(led_counter[28:25])
4'h3: led_out_r <=24'h0000000;
4'h4: led_out_r <=24'hfffffff;
4'h7: led_out_r <=24'h0000000;
4'h8: led_out_r <=24'hfff
2021-03-22 12:11:30
476KB
UART串口32路fpga开关控制电路protel99se原理图+封装，Verilog FPGA控制逻辑工程源码+说明文档资料,资料提供RPOTEL版原理图及PCB器件封装（项目中PCB为2层板，PCB版图不于提供）
系统主要硬件包括
1、核心部件为ALTERA公司的MAXII系列CPLD，型号为EPM1270T144C5，串口通信逻辑及系统功能都以VERILOG 语言实现，串口波特率为115200K
2、该硬件支持16路设备的测试，同时提供扩展接口，通用硬件级连可以实现32路设备的应用测试。
3、每一路设备对应一个模拟开关和一个共阳极红率双色LED灯，模拟开关来控制设备的上下电，双色LED灯
2021-02-14 11:04:43
2.9MB
EPM240最小系统串口开发板硬件设计protel 99se原理图PCB BOM文件+Verilog串口通信逻辑工程源码，可用Protel或 Altium Designer(AD)软件打开或修改，已经制板使用，可作为你产品设计的参考。
产品简介：
1、 CPLD开发板实验板，支持EPM240，集成USB转UART芯片CH340G
2、 串口输出控制模块，支持64路TTL电平输出
3、 串口输出输入控制模块，支持32路TTL电平输入及32路TTL电平输出
4、 串口控制模块硬件不变，64路输入输出应用功能定制
产品特性：
（1） 支持USB接口供电及排针供电，有选择跳线
（2） USB转串口接口
2021-02-06 17:05:40
850KB
调测UART串口Verilog Quartus 10.1逻辑工程源码+自定义协议说明,已在项目中使用，可以做为你的设计参考。
UART下位机与上位机通信协议：
1、通信采用异步串口通信，波特率为115.2KBPS；
2、上位机发送数据格式：55--F1--DATA1-- DATA2--FF
例如：55 F1 02 11 FF
3、下位机返回上位机的数据格为 AA—AA –F2—DATA1-- DATA2
例如：AA AA F2 02 11
4、DATA1数据为测试设备的位置信息
2021-02-05 22:05:00
2.53MB
UART串口Verilog通信cpld quartus10.1逻辑工程源码+自定义uart协议说明,已在项目中使用，可以做为你的设计参考。
下位机与上位机通信协议：
1、通信采用异步串口通信，波特率为115.2KBPS，
2、上位机发送数据格式：55--F1--DATA1-- DATA2--FF
DATA1 GPIO 输出高低控制；
DATA2 GPIO 32路GPIO选择控制；
下位机uart CPLD接收数据【控制32路GPIO输】
55 F1 01 (00-1F) FF 32路GPIO中的一路输出高
55 F1 08
2021-02-05 22:05:00
592KB
max II epm240 72路三色LED灯板ALTIUM原理图+PCB(2层板)+VERILOG逻辑工程源码，采用2层板设计，板子大小为158x75mm，双面布局布线，主要器件为EPM240T100C5，AMS1117-3.3，LED_RGB三色灯。包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，已经制板并在实际项目中使用，可作为你产品设计的参考。
2021-02-04 18:12:04
453KB
Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码，本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在
//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
//制器，10个bit是1位起始位，8个数据位，1个结束
//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
2021-01-29 11:07:38
436KB