按照题目要求设计一个通用寄存器组的逻辑，决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。 1．16位寄存器 功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。 2．地址译码器 功能要求：3-8译码器。

开放式CPU实验 通用寄存器组实验代码加实验报告

VHDL quartus VHDL 通用寄存器组

东北大学软件学院，计算机组成原理实验--通用寄存器的实现。

设计一个通用寄存器组，满足以下要求： ①通用寄存器组中有4个16位的寄存器。 ②当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 ③通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 ④通用寄存器组中有两个读出端口，由控制信IDC控制，分别对应算术逻辑单元的A口和B口。IDC=0选择目的操作数；IDC=1选择源操作数。 ⑤设计要求层次设计。底层的设计实体有3个：通用寄存器组数据输入模块包括4个16位寄存器，具有复位功能和允许写功能；一个4选1多路开关，负责选择寄存器的读出。一个2路数据分配器实现数据双端口输出，顶层设计构成一个完整的通用寄存器组。