FPGA跨时钟域设计，深入理解跨时钟域的设计，实际工程经验

基于SystemVerilog的跨时钟域设计与验证，翻译Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog

基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。