行为描述的2选1MUX module mux2(out, a, b, sel); output out; input a, b, sel; reg out; always @(a or b or sel) begin if(sel) out = b; else out = a; end endmodule
2022-08-28 10:43:34 851KB EDA
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vhdl 一位全加器 行为描述 数据流描述 结构描述
2022-03-07 16:00:39 1KB vhdl 全加器 行为描述 数据流描述
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采用VHDL三种描述方式进行了加法的设计,每个工程都带有仿真波形,用QuartusII 做的。
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