FPGA与PC串口自收发通信,编程语言Verilog

sys clk = 25m, baud 9600 停止位1， 无校验位； 代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过；

解读别人的程序是一件挺费时费力的一件事，但是在对某项技术或者说某个芯片的入门阶段参考别人的程序又是一项必不可少的任务。

基于FIFO的串口发送器+串口自收发通信verilog设计实验Quartus9.1工程源码+设计说明文件，可以做为你的学习设计实验参考。 module uartfifo( clk,rst_n, rs232_tx ); input clk; // 25MHz主时钟 input rst_n; //低电平复位信号 output rs232_tx; //RS232发送数据信号 wire[7:0] wrf_din; //数据写入缓存FIFO输入数据总线 wire wrf_wrreq; //数据写入缓存FIFO数据输入请求，高有效 wire[7:0] tx_data; //串口待发送数据 wire tx_start; //串口发送数据启动标志位，高有效 wire fifo232_rdreq; //FIFO读请求信号，高有效 wire fifo_empty; //FIFO空标志位，高有效 assign tx_start = ~fifo_empty; //fifo有数据即启动串口模块发送数据 //例化232发送数据产生模块 datagene uut_datagene( .clk(clk), .rst_n(rst_n), .wrf_din(wrf_din), .wrf_wrreq(wrf_wrreq) ); //例化FIFO fifo232 fifo232_inst ( .clock(clk), .data(wrf_din), .rdreq(fifo232_rdreq), .wrreq(wrf_wrreq), .empty(fifo_empty), .q(tx_data) ); //例化串口发送模块 uart_ctrl uut_uartfifo( .clk(clk), .rst_n(rst_n), .tx_data(tx_data), .tx_start(tx_start), .fifo232_rdreq(fifo232_rdreq), .rs232_tx(rs232_tx) ); endmodule

已经过本人调试的CAN总线程序，包括两个节点，第一个节点的功能是DHT11测温湿度，并把温湿度传到二节点，二节点的功能是PWM调光，并且把调光等级传到一节点。

花了一整个下午的时间，彻头彻尾的把 PIAE小组提供的CAN自收发源程序解读了一遍。解读别人的程序是一件挺费时费力的一件事，但是在对某项技术或者说某个芯片的入门阶段参考别人的程序又是一项必不可少的任务。

CW MC9s12DG128C MSCAN自收发（闭环）例程

s32k144 UART自收发 编程，有很好的测试参考，可以参考这个MCU

AT91与MCP2515实现CAN(中断方式自收发)

STM32 USART 通过蓝牙实现DMA自收发 。通过串口蓝牙助手测试 ，运行通过，可发送任意字节