例化工具为：auto_inst.exe， 可以把下面链接的附件中的工具小软件auto_inst.exe拷贝到C:\WINDOWS\system32或在环境变量path设置该工具的所在路径。 然后打开dos的命令行界面，cd到需要例化verilog代码的顶层，输入auto_inst -f 需要例化的顶层文件名； 例如auto_inst -f usb20.v //&port;_begin --------指示生成端口列表 //&instance;("u0", "core\utmi_if.v") -------指示例化模块的例化名及文件相对路径 //&auto;_def -------指示自动生成例化的wire中间变量声明 //®_wire_Begin---------指示自动生成例化wire声明的位置，自动例化生成的wire在//®_wire_Begin 和//®_wire_end之间 //®_wire_end //&inst;_begin---指示自动例化模块的代码生成的位置，自动生成的例化代码在//&inst;_begin和//&inst;_end 之间 //&inst;_end 每次修改被例化的模块或顶层模块的时候，例化自动生成的代码都不需要做任何修改，工具自动用新的代码替换原来的生成的代码。

auto_inst.exe是本人用python脚本编写后进行打包的软件，该软件可以比较完美完成verilog代码的例化工作，自动生成例化模块的代码和信号连接声明，大大减轻了编码工作。并且生成的verilog代码对齐工整，支持parameter参数传递，比较通用。另外支持代码中根据always和assign语句自动生成reg和wire的声明看大家支持力度在下一版给出，谢谢！

自动例化verilog模块的python脚本