1.1.1 设计任务 通过cache对映射机制的工作原理和逻辑功能的理解，运用logisim仿真cache的映射机制和实现cache基本功能的控制器电路。 1.1.2 功能要求 运用SROM或存储器实现能支持cache基本功能时钟控制电路设计与调试。模拟cache直接映射。实现原数据与cache现有数据的比较及更新，实现多行的输出。采用logisim软件设计仿真和调试完成。 1.2 总体设计 1.2.1 总体设计原理 cache的原理机制。由于主存的取存速度较慢，通过cache高速的取存速度提高总体的取存速度。cache的硬件组成通常为SROM，容量通常为主存的1/2的若干次方倍。存储机制,取存时，通过特定的算法，将指定的块区全部移到cache中，取存时，若主存区号与cache相同，则命中；否则，则不命中，通过算法决定是否更新cache的内容

头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cache设计头歌计算机组成原理2路组相联cac

两路组相联方式 C P U 数据 地址 有效位 主存储器 CACHE 译码 比较 比较 译码 译码 标志 数据 块号 块内地址 主存地址

3、在二路组相联映射方式下，设计主存的地址格式： 解：根据二路组相联的条件，一组内有2块。 Cache共有1024块，Cache共分1024/2 = 512组=2q组，即q=9，主存字块标记为19-q-b=19-9-2=8位。 4、若主存容量为1024K×16位，块长不变，在四路组相联映射方式下，设计主存的地址格式。 解：主存容量为1024K×16位，得主存地址为20位。 由四路组相联，Cache共分1024/4=256组=2q组，q=8。对应条件下，主存字块标记为20-8-2=10位，

详细介绍了cache缓存与主存之间的三种映射方式及其区别

在cache_storage.circ中，按照华科计算机学院计算机硬件系统设计（基于Logisim）Mooc视频，Cache映射机制与实现，包含全相联，二路组相联

程序使用C/C++混合编程，基本实现的Cache的模拟功能（通过读取trace文件得到相应的命中率），能够实现直接映射、全相联、组相联三种映射方式，其中全相联和组相联能够实现随机、LRU两种替换策略。目前三种映射方式均采用回写法，但已经定义了其它写策略的接口，可以很容易扩充。程序具有比较强的鲁棒性，能够接受一定范围的错误输入，并能够比较智能的提示用户输入。