基于ZYNQ实现了软硬协同的硬件加速器系统，实现对于LeNet-5卷积神经网络识别MNIST手写集的加速。PL端实现卷积层、池化层、全连接层的并行加速，PS端实现验证测试流程的控制。两者通过AXI总线连接，实现控制信识别结果的传递

SystemVerilog HDL 和 TB 代码 zybo 7010 FPGA 上的深度神经网络硬件加速器实现以及 Vivado SDK 软件的 C 代码 下面的文件夹与此存储库中的源文件夹相同，它现在只是 Vivado 环境的一部分。 附加文件是 python 代码、C 文件和 Matlab 文件。 *Python 用于训练网络和获取系数：Weights and Biases *C 用于实现 Sigmoid 函数采样以及在 C 中实现前馈传播（只是为了使项目更易于调试） *Matlab 用于生成 HDL 脚本以及检查压缩和其他内容 更多详情、使用方法，请下载后阅读README.md文件

人工智能-低功耗高性能的卷积神经网络硬件加速器设计.pdf

深度学习基于ZYNQ的卷积神经网络硬件加速器项目系统源码。一个非常完整的项目 运行流程 在Lenet5文件夹中训练并测试卷积神经网络。 量化神经网络并测试效果，最后导出参数。 在custom_ip工程待封装的硬件加速器各BROM IP核中加载刚生成的coe文件。 综合custom_ip中的工程，并导出IP核。 在LeNet5_PSPL工程中导入刚生成的IP核，综合、实现、导出bit流。 运行Xilinx SDK，导入测试图片的标签数据，进行测试。 基于ZYNQ实现了软硬协同的硬件加速器系统，实现对于卷积神经网络识别MNIST手写集的加速。 PL端实现硬件加速器（包括卷积层、池化层、全连接层的实现，缓存区，共享乘累加器）。PS端实现验证测试流程的控制（非常简单的逻辑，就是发送start信号，等待done拉高，读出识别结果，重复200次后计算准确率和耗时。真正软硬协同的PS端应该连上摄像头，然后把摄像头的数据发送过去识别。 测试在开发板上的效果是200张图片，准确率96.5%，耗时47ms。

基于ZYNQ实现了软硬协同的硬件加速器系统.zip

基于PYNQ-Z2实现手写数字识别卷积神经网络硬件加速器.zip

报告SHA256硬件加速器-数字系统 司机 应用 测验 介绍 该项目的目的是设计一种SHA256硬件加速器，它将由Digilent合成并映射到Zybo板的Zynq内核上。 硬件模块将具有一个符合AXI的包装器，该包装器可以使用AXI协议在特定的寄存器上进行输入和输出输出。 必须设计一个驱动程序并将其添加到板上上传的GNU / Linux软件堆栈中，以与SHA256硬件正确交互。 最重要的是，将编写一个用户应用程序来测试系统的正确功能。 SHA256算法的更多信息以及伪代码可以在Wikipedia上找到。 规格 硬件 SHA256硬件模块的核心包括一个数据路径（一个控制输入信号并产生由控制信号驱动的最终散列），以及一个控制单元（FSM），该FSM提供控制信号。 我实现SHA256数据路径的基本思想是受Chavez，Kuzmanov，Sousa和Vassiliadis的论文中描述的一些优

面向嵌入式的卷积神经网络硬件加速器设计.pdf

Mentor 硬件加速器，Release v20.0.1，所有的手册，3000多页

设计实现了加速Microsoft GDI中AlphaBlend、BitBlt、MaskBlt、StretchBlt、TransparentBlt等函数的硬件结构;对函数实现中缩放算法的数据相关性进行研究,提出一种高效的缩放结构,与Marvell PXA300相比性能有明显提升.并且使用FPGA对本结构进行验证,结果与Microsoft GDI一致,在SMIC 0.13μm CMOS工艺标准单元库下使用Design Compiler进行综合,频率可达203MHz.