包括如下实验的verilog设计报告:实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。
2024-01-13 20:00:08 282KB verilog 16位加法器 16位乘法器
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一、 实验目的与要求: 用verilog语言编写出一个除法器的代码,并在modelsim中进行功能仿真,认真的完成实验报告。 二、 实验设备(环境)及要求: 在modelsim环境下编写代码与测试程序,并仿真; 在synplify pro下编译,设置硬件并综合。 三、 实验内容及步骤: 1、 选择除法器的算法,本实验开始采用的是减法实现除法器的例子(比如十进制中的a/b,可先比较a与b的大小,如果a>b,则商加1,a<=a-b,再进行比较大小,直到a<b,商不变,余数为a); 2、 选择好算法,进行verilog语言编程,再写好testbench并进行编译与功能仿真; 3、 在中进行初步综合; 4、 完成实验报告;
2023-06-30 01:43:28 176KB verilog 除法器 两种 代码
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本章给出了一些用Verilog HDL编写的硬件建模实例
2023-02-27 15:30:09 569KB 用Verilog HDL编写的硬件建模实例
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基于Verilog语言的SPI接口程序,电子描述源代码
2023-02-06 17:14:49 143KB SPI/ verilog
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vivado 第三方编辑器,好用,verilog HDL语法高亮,有教程,教程地址为https://blog.csdn.net/qq_60096788/article/details/125641439?spm=1001.2014.3001.5501
2022-08-23 09:07:48 274B fpga fpga/cpld 嵌入式
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用Verilog(FPGA)实现USB从机控制的源代码
2022-06-21 17:56:07 161KB fpga USB
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fpga设计中状态机的重要性是不言而喻的,此书描述了verilog语言最优状态机的实现。
2022-06-10 17:02:46 332KB verilog如何写好状态机
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用Verilog实现的SVPWM算法!!
2022-06-10 16:05:13 3.18MB Verilog SVPWM算法
用verilog编写的抢答器实验设计.rar
2022-06-01 20:36:37 1.05MB verilog 编写 抢答器 实验设计
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用Verilog设计实现异步双向计数器,想下载的就下吧
2022-05-16 14:33:20 199KB 计数器
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