设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

本文提出了一种基于VHDL 语言的浮点乘法器的硬件实现方法, 就是用VHDL 语言描述设计文件, 用 FPGA 实现浮点乘法, 并在Maxplus2 上进行了模拟仿真, 得到了很好的结果. 该浮点乘法可以实现任意位的乘 法运算.

针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构，解决了布局布线复杂的问题；使用超前进位加法器（Carry Lookahead Adder，CLA）将部分积并行相加，以减少路径延迟；并通过优化的4级流水线结构处理，在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明，在相同的硬件条件下，本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。

本设计是基于fpga的浮点乘法器设计，两个浮点数用ieee754标准表示，程序采用的verilog语言

verilog 语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算，里面调用了一个xilinx的定点乘法器IP核，因不同的FPGA芯片其定点乘法器IP核可能不同，所以本例子不包含该IP核的源码，请根据自己的硬件平台，自行生成32bit的定点乘法器IP,然后才能调试本例。如有疑问，请加我QQ:898975448

FPGA中单精度浮点乘法器的实现.pdf

Verilog源代码，自带testbench，可以直接综合，或者自己testbench部分拆出来改一下用Quartus或者啥的直接综合，用了改进的Booth算法，但是没有对加法器进行优化，所以关键路径时间比较长，懒得改

介绍乘法器的设计，可以看看哦，主要是关于定点和浮点的问题

舍入过程中可以使用直接choping和就近舍入，考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。

32位单精度浮点乘法器的FPGA实现，帮助你如何通过FPGA实现32位单精度浮点乘法器