熟练掌握计数器的设计和检测。
学习并掌握信号的简单检测以及其电路的设计。
学会利用所学知识设计不同要求的电路以实现不同的逻辑功 能。
熟练multisim的操作技能
设计一个模可变递增同步计数器，当控制信号X=0时为三进制计数器， X=1 时为四进制计数器。设置一个进位输出端C。
内部包含ms文件。
2021-12-19 00:37:54
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VHDL的实现，有个变模位，当m为0时，实现23计数，当m为1时，实现109计数，如果要求其他的计数的话，只要稍稍改动就可
2021-12-15 15:33:43
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CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。
2021-06-10 19:28:28
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