在 FPGA 设计过程中，需要在编译阶段进行逻辑综合与相关时序收敛。而包括 I/O 单元结构、异步逻辑和时序约束等众多方面，都会对编译进程产生巨大影响，致使其每一轮都会在工具链中产生不同的结果。为了更好、更快地完成时序收敛，我们来进一步探讨如何消除这些差异

1.FPGA时序的基本概念FPGA器件的需求取决于系统和上下游（upstream and downstrem）设备。我们的设计需要和其他的devices进行数据的交互，其他的devices可能是FPGA外部的芯片，可能是FPGA内部的硬核。 对于FPGA design来说，必须要关注在指定要求下，它能否正常工作。这个正常工作包括同步时序电路的工作频率，以及输入输出设备的时序要求。在FPGA design内部，都是同步时序电路，各处的延时等都能够估计出来，但是FPGA内部并不知道外部的设备的时序关系。所以，timing constraints包括 输入路径（Input paths ）寄存器-寄存器路径（Register-to-register paths ）输出路径（Output paths ）例外（Path specIFic excepTIons ）这正好对应了上图中三个部分，Path specific excepTIons 暂时不提。Input paths对应的是OFFSET IN约束，即输入数据和时钟之间的相位关系。针对不同的数据输入方式（系统同步和源同步，SDR和DDR）

xilinx vivado 高速时序收敛技术，主要从以下几方面进行解析 o 高速设计挑战 o 设计分析 o 设计指南 o 复杂性与拥塞分析

数字集成电路综合及物理设计阶段的时序收敛方案，谢扬，桑红石，时序收敛是数字集成电路设计中最重要的任务之一。随着集成电路设计进入了深亚微米时代，芯片规模不断增加，设计日趋复杂，时序收

该文档从以下几个方面进行解析： 1、Vivado基本操作流程 2、时序基本概念 3、时序基本约束和流程 4、Baselining时序约束 5、CDC时序约束 6、I/O时序 7、例外时序约束 8、时序收敛优化技术

FPGA的培训教程，主要讲FPGA的时序收敛

UltraFast 设计方法时序收敛快捷参考指南 (UG1292)，提供了简化的分步骤快速收敛时序流程，适用于 Vivado Design Suite