杭电数字电路课程设计-实验十八-数码管扫描显示实验 内含包括代码，仿真，引脚配置全套文件，可直接打开工程

EDA实验 数码管扫描显示的设计 用VHDL语言设计一个数码管动态扫描显示控制器，其顶层电路框图如图8-1所示，顶层电路原理图如图8-2所示。本电路具有预置输入功能，能够自动检测四位输入数据

KST-金沙滩-51单片机-Proteus(7.5)仿真-按键动态扫描-数码管动态扫描-简单加法器仿真-仿真原理图-C源代码-hex文件。亲测正常。

之前一直用传统的数码管扫描方法，后来慢慢发现有个问题：显示不同数字的时候亮度不统一（笔画少的亮一点，笔画多的暗一点）； 后来改善了，又发现一个新问题：亮度是统一了，但整体变暗了。 今天研究了一整天，得出一个新方法，可使显示不同笔画的数字的亮度均匀统一，而且亮度最大化。

基于FPGA的8位数码管扫描显示电路设计，基于FPGA的8位数码管扫描显示电路设计

基于FPGA的数码管扫描实验Verilog逻辑源码Quartus工程文件+文档说明，6个共阳数码管，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 介绍共阳极数码管扫描的原理，使用 6 位模 10 计数器组成 6 位十进制计数器，将计数器的 值送到数码管扫描模块显示。 module seg_test( input clk, input rst_n, output[5:0]seg_sel, output[7:0]seg_data ); reg[31:0] timer_cnt; reg en_1hz; //1 second , 1 counter enable always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) begin en_1hz <= 1'b0; timer_cnt = 32'd49_999_999) begin en_1hz <= 1'b1; timer_cnt <= 32'd0; end else begin en_1hz <= 1'b0; timer_cnt <= timer_cnt + 32'd1; end end wire[3:0] count0; wire t0; count_m10 count10_m0( .clk (clk), .rst_n (rst_n), .en (en_1hz), .clr (1'b0), .data (count0), .t (t0) ); wire[3:0] count1; wire t1; count_m10 count10_m1( .clk (clk), .rst_n (rst_n), .en (t0), .clr (1'b0), .data (count1), .t (t1) ); wire[3:0] count2; wire t2; count_m10 count10_m2( .clk (clk), .rst_n (rst_n), .en (t1), .clr (1'b0), .data (count2), .t (t2) ); wire[3:0] count3; wire t3; count_m10 count10_m3( .clk (clk), .rst_n (rst_n), .en (t2), .clr (1'b0), .data (count3), .t (t3) ); wire[3:0] count4; wire t4; count_m10 count10_m4( .clk (clk), .rst_n (rst_n), .en (t3), .clr (1'b0), .data (count4), .t (t4) ); wire[3:0] count5; wire t5; count_m10 count10_m5( .clk (clk), .rst_n (rst_n), .en (t4), .clr (1'b0), .data (count5), .t (t5) ); wire[6:0] seg_data_0; seg_decoder seg_decoder_m0( .bin_data (count5), .seg_data (seg_data_0) ); wire[6:0] seg_data_1; seg_decoder seg_decoder_m1( .bin_data (count4), .seg_data (seg_data_1) ); wire[6:0] se

EDA技术及应用课程相关实验：七段数码管扫描显示实验

依据数码管的显示原理，实现数码管的动态扫描方法 运用Verilog HDL 语言的描述与建模的技巧和方法编程实现了数码管的动态扫描