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数字钟verilog语言实现

这是用verilog语言实现的数字钟，以FPGA为应用平台，实现了精确计时，以及电台报时和闹钟等功能

2024-01-04 18:46:00 642KB verilog

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基于Verilog HDL及DE2开发板的数字钟设计，使用Verilog HDL实现

2022-10-22 23:15:11 568KB verilog_数字钟 verilog数字钟 数字钟_de2 数字钟_verilog

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课题设计可调时数字钟设计报告+原理图+实习课件

本资源是用利用CPLD设计可调时数字钟，实现数字钟的一些基本功能，文件包含和设计报告，原理图，实习课件，采用verilog语言编程，主要用于提交期末实习的课设报告，该课设包含目录、原理、程序、实验心得等内容，供大家参考

2022-06-03 17:01:39 8.25MB 数字钟 verilog 课程设计

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数字钟（verilog+数码管）

基于FPGA的数字钟设计，完整工程有doc文档，verilog+数码管实现。

2021-12-14 08:53:16 2.79MB 数字钟 verilog 数码管

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数字钟verilog程序及配置程序，实现了课本所有拓展功能，在DE0上面验证通过，想要在电子测试课程中拿满分的可以参考参考哦

2021-11-12 01:32:33 3.23MB 数字钟程序

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DE0 数字钟

DE0 数字钟在de0开发板上可以直接运行，verilog代码编写

2021-11-12 01:28:04 1.7MB DE0 数字钟 verilog

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Verilog 数字钟代码

数字钟有闹钟、时间设定、秒表等功能，Verilog编写，分配引脚后可直接使用

2021-11-04 15:58:14 2.45MB 数字钟 Verilog

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多功能数字钟Verilog设计程序

多功能数字钟Verilog HDL语言设计程序以及该程序语言的注释

2021-11-01 16:44:29 17KB 多功能数字钟 Verilog

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数字钟 Verilog语言编写

用Verilog语言编写，实现数字时钟的功能，并可以复位，调时

2021-10-14 17:30:08 488KB Verilog

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FPGA实现多功能数字钟（Verilog）.rar

使用Verilog实现的多功能数字钟（时钟，闹钟（设置、闹钟音乐）、整点报时、秒表、数码管显示），包含所有的rtl主体代码，和testbench仿真代码。以及使用的fpga驱动beep演奏音乐的原理

2021-04-16 12:14:02 654KB FPGA Verilog 数字时钟 课程设计

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