西工大计算机学院计算机数字逻辑实验报告,最近发现之前上传的部分资源下载,这里给出实验四的报告供同学们参考,报告中给出实验截图还有相关设计, 供各位同学参考 下面给出部分的实验内容: 掌握可综合Verilog语言进行状态机设计及测试验证; 2. 学习如何在FPGA进行设计实现。 安装开发工具ModelSim、Quartus的PC机、Altera DEII-115实验箱 1. 跑马灯设计及FPGA实现(run.v) 2. 有限状态机设计(教材Figure 6.86) 1.Quatusll使用流程 Quatusll的使用我们需要完成的是前面的七个步骤,分别是 第一步:编码 用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确. 第二步:新建工程 新建工程New project (注意工程名和设计文件的module名保持一致),选择和开发板一致的FPGA器件型号(本课程为Cyclone IV E系列EP4CE115F29C7) 第三步:添加文件 Add to project,将全部源文件 (本例run.v)添加到工程中 第四步:编译 Start
2022-11-21 18:15:47 972KB 西工大 数字逻辑 verilog 仿真
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一位全加器(综合验证性) 一位8421BCD码转换成余3码(综合设计性)三位纽环计数器(综合设计性) 四位二进制数左移、右移同步时序逻辑电路(综合设计性)
2022-10-23 11:03:24 6.76MB 数字逻辑
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必做 实验一 集成电路的逻辑功能测试 实验二 组合逻辑电路分析与设计 实验三 血型关系检测电路的设计 选做 题1 实验四 同步时序逻辑电路分析与设计 题2 实验五 计数、译码和显示电路 题3 实验六 异步时序逻辑电路分析与设计
2022-06-11 00:02:19 506KB 数字逻辑
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设计一个多功能数字时钟,具有以下几个功能: (1)能进行正常的时、分、秒计时。 ①使用一个二十四进制和两个流逝进制的计数器级联。分计数器以秒计数器的进位作为计数脉冲,小时计数器以分计时器的进位作为技术脉冲。 ②给秒1Hz 。 (2)可以使用以 EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动开关实现“校时”,“校分”及清零功能。 (3)可以使用系统上的扬声器进行整点报时 ①计时到59分50秒时,每两秒一次低音报时,整点进行高音报时。 ②低音报时用512Hz,高音报时用1kHz。 (4)设置闹钟,并连接扬声器实现闹铃功能。 ①设定闹钟时间与新的计数器进行存储,与正常计时互不干扰。 ②与正常计时状态进行切换。 ③设定一个比较模块,当计时与闹钟相等时,驱动扬声器鸣叫。 ④闹钟响声控制在一分钟之内,如在一分钟设置按键取消闹时状态 (5)用动态数码管显示时间。 ①用6个数码管,分别用一组独立的七段码进行驱动显示,将小时高位到秒低位共6组时间经过7段译码,按照顺序锁定到数码管上。 ②用动态扫描的方式显示。 ③扫描频率越高越稳定。
2021-12-30 16:39:06 305KB 数字逻辑 实验报告
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数字逻辑实验,模5七段译码器显示计数,实现预置,D触发器,可在时钟脉冲来一个上升沿的时候,实现计数加一,并使用七段数字译码器显示
2021-12-22 21:25:05 5.1MB 数字逻辑实验
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一、 实验内容 利用VHDL语言设计一个4位8421码到4位格雷码的编码器。 使用波形图仿真验证其功能。 library ieee; use ieee.std_logic_1164.all; entity text1 is port(d0,d1,d2,d3: in std_logic; q0,q1,q2,q3: out std_logic); end entity text1; architecture rtl of text1 is begin q0<=d2 xor d3; q1<=d1 xor d2; q2<=d0 xor d1; q3<=d0; end architecture rtl;
2021-12-12 15:28:24 4.63MB 数字逻辑 实验报告
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实验一 :TTL集成逻辑门的逻辑功能测试 实验二 :组合逻辑电路的设计与测试 实验三 :译码器及其应用 实验四 :数据选择器及其应用 实验五 :触发器及其应用 实验六:计数器及其应用 实验七:移位寄存器及其应用 实验八 :数字时钟 实验九:555时基电路及其应用 实验十:智力竞赛抢答装置
一、实验目的 1、熟悉基本RS触发器和可控RS触发器功能; 2、熟悉集成的D触发器、JK触发器的功能; 3、初步应用D触发器和JK触发器实现简单功能电路。 二、实验内容及步骤 (一)构建一个由与非门构成的基本RS触发器,如图1所示。用该电路进行仿真: 1、在Rd和Sd端分别加入数字信号激励,可选择“激励源” 中的“DPATTERN”(数字模式信号发生器)。在“DPATTERN”对话框中进行设置,使Rd,Sd能出现各种组合情况(00/01/10/11)。仿真时,观察各调试探针变化情况。截取仿真中各激励信号组合情况出现时,电路状态。将实验结果图置于报告第三部分。
2021-11-21 20:35:29 374KB 数字逻辑 实验报告 基本触发器
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数字逻辑实验报告:触发器的功能+七段显示和译码电路+数据选择器及其应用+移位寄存器+译码器及其应用+组合逻辑电路的设计。为方便资源观看,请解压后在word文档中将照片另存为图片,(实验目的,实验内容,实验数据,实验原理,实验总结,实验步骤等一应俱全)
2021-11-19 16:37:16 4.62MB 数字逻辑实验
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计算机科学与技术专业的课程相关实验报告示例,模板等。
2021-11-10 19:06:43 24KB 报告
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