这本书涵盖了数电，半导体，verilog设计，当然讲得都是主要部分。

图5.20 使用一个LPM加法/减法模块的原理图 例如，若加法器的速度不是关键因素，但降低电路的成本非常重要，则CAD系 统就会生成行波加法器来实现lpm_add_sub模块。但若加法运算对速度有较高的 要求，则会生成超前进位加法器。正如我们曾在5.4.1节提到过的那样，某些芯片 （诸如FPGA）其中包含有实现快速加法器的专用电路块。使用与工艺技术无关 的宏函数允许CAD系统利用这些专用子电路块来生成所需要的电路。 图5.21和图5.22所示的波形是将根据原理图综合生成的电路在FPGA中实现后的 仿真结果。图5.21所示的逻辑综合是以尽可能地降低电路的成本为目标的，并不 考虑速度的因素，因此综合出的结果是行波加法器。该波形图展示了对该加法器 进行时序仿真时的情况。16位信号X, Y,和S的值以16进制的形式输出。在仿真刚 开始的阶段X和Y的值都被设为0000，50ns(纳秒)以后Y变为0001，过了大约13ns(纳 秒)以后才得到正确结果。这是因为在这种情况下进位信号需要经过每一级加法 器，输入的下一次变化发生在150纳秒，X 变为 3FFF。要得到正确结果4000， 加法器必须等待进位信号从第一级加法器传输到 后一级，这可以从S在得到稳 定值之前的一系列快速跳变中看出。观察仿真器的参考框，图中粗垂直线所在的

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endmodule 图6.46 用生成循环语句定义n位逐位进位加法器 例6.26 在图6.33中，我们列出了16选1多路选择器Verilog代码，该代码实例引用了五个4 选1多路选择器电路，这个4选1多路器电路由一个独立的名为mux4to1模块提供。 16选1多路选择器也可以使用任务（task）来描述，见图6.47所示。 注意观察关 键的不同点。任务mux4to1包含在模块mux16to1中。在always模块中通过case语句 来调用任务。任务的输出必须是一个变量，因此 g 是 reg 型。 module mux16to1 (W, S16, f); input [0:15] W; input [3:0] S16; output f; reg f; always @(W or S16) case (S16[3:2]) 0: mux4to1 (W[0:3], S16[1:0], f); 1: mux4to1 (W[4:7], S16[1:0], f); 2: mux4to1 (W[8:11], S16[1:0], f); 3: mux4to1 (W[12:15], S16[1:0], f); endcase

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