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数字混频
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数字混频
的Veriloag代码,Quartus工程,含testbench仿真。程序设计系统时钟5MHz,625kHz的输入信号与625kHz的本振信号做混频,根据混频原理会得到1.25MHz的和频信号与0Hz(直流),将直流滤除掉得到1.25MHz的有效信号。
2021-07-09 15:28:17
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FPGA
NCO
数字混频
modelsim
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FPGA数字信号处理(一)
数字混频
数字混频
的Veriloag代码,Quartus工程,含testbench仿真。程序设计系统时钟5MHz,625kHz的输入信号与625kHz的本振信号做混频,根据混频原理会得到1.25MHz的和频信号与0Hz(直流),将直流滤除掉得到1.25MHz的有效信号。
2019-12-21 19:45:28
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