赛灵思公司(Xilinx, Inc. )日前宣布推出优化的完整数字前端(DFE)设计，帮助设计人员实现更快速、低成本3GPP LTE无线通信系统的开发。这是专门针对高性能3GPP LTE射频应用的业界款DFE设计。该设计不仅能够降低总功耗，同时其高可扩展能力还能够支持从大型多扇区宏单元(multi-sector macrocell)基站到超微型基站的多种应用。 　　赛灵思3GPP LTE设计支持基于业界应用广泛的高性能FPGA系列—Virtex-5 FPGA的全功能可编程开发平台。该LTE DFE平台包括：高度优化的数字上变频(DUC)、数字下变频(DDC)以及削峰(CFR)模块，从而共同构

你要的FPGA&数字前端笔面试题来了 FPGA&ASIC基本开发流程 题目：简述ASIC设计流程，并列举出各部分用到的工具。 ASIC开发基本流程 题目：简述FPGA的开发流程。 FPGA开发基本流程 题目：名词解释： 数字电路基础 题目：数制转换 题目：逻辑函数及其化简 题目：什么是冒险和竞争，如何消除？ 题目：用与非门等设计一个全加法器 题目：MOS逻辑门 题目：用D触发器带同步高置数和异步高复位端的二分频的电路，画出逻辑电路，Verilog描述。 题目：ASIC中低功耗的设计方法和思路（不适用于FPGA） 时序逻辑电路基础 题目：简述建立时间和保持时间，作图说明 题目:说明D触发器与Latch的区别。 题目：最小周期计算 题目：什么是Clock Jitter和Clock Skew，这两者有什么区别。 题目：什么是亚稳态，产生的原因，如何消除？ 题目：同步和异步 题目：谈谈对Retiming技术的理解 数字集成电路 题目：反相器的速度与哪些因素有关？什么是转换时间（transition time）和传播延迟（propagation delay）？ 题目：什么是高阻态 ...

1、经典人手verilog设计pdf： Michael D. Ciletti Advanced Digital Design With the Verilog HDL 2、Digital Integrated Circuits by Jan M. Rabaey 3、经典DC综合中文总结pdf: 高级ASIC芯片综合 4、经典STA静态时序分析pdf: Static Timing Analysis for Nanometer Designs 5、CMOS VLSI Design A Circuits and Systems Perspecctive 6、硬件架构的艺术【英】

Verilog HDL入门教程。硬件描述语言HDL（Hardware Description Language ）是一种用形式化方法来描述数字电路和 数字逻辑系统的语言。数字逻辑电路设计者可利用这种语言来描述自己的设计思想，然后利用 EDA工具进行仿真，再自动综合到门级电路，最后用ASIC或FPGA实现其功能。

FPGA与数字前端的必须掌握的面试题

入门级别的RTL编程书籍，电子科大教材，适合入门小白进行初级的电路设计学习。

数字电视前端系统

其中包括： FPGA&ASIC笔面试题船新版本 IC厂面试经验（面试经验都在这个pdf里） 2018汇顶笔试 2019大疆笔试 AMBA-AXI3-v1.0协议中文完整翻译 ASIC前后端设计经典的细节讲解 FIFO Simulation and Synthesis Techniques for AsynchronousFIFO Design 复旦微2017年校招笔试题 跨时钟域设计 2020年乐鑫提前批数字IC设计岗 2020年联发科笔试 路科笔试真题完整版1.5.1 你要的FPGA&数字前端笔面试题都在这儿.pdf 综合与Design Compiler(很好)

这是2020年的瑞芯微数字IC前端设计笔试题，大家可以参考着学习一下，题出得很棒。在线笔试，室友去面试的时候也说这家公司水平高，问的问题很扎实。

uart_exampl SoC设计方法与实现 Clifford_E._Cummings经典论文合集 硬件架构的艺术 现代处理器设计--超标量处理器基础 鸟哥的Linux私房菜 路科笔试真题完整版 VIVADO从此开始 Verilog与SystemVerilog编程陷阱 如何避免101个常犯的编码错误 UVM实战 SystemVerilog与功能验证 SystemVerilog硬件设计及建模 SystemVerilog验证方法学 System Verilog Assertions应用指南 Linux命令行与shell脚本编程大全 FPGA之FIFO经验 FPGA面试试题集锦 UVM等...