文中针对传统时钟产生电路精度低且抖动大的问题，开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明，当输入时钟信号频率为20～150 MHz时，输出时钟信号占空比稳定在（50±0.15）%，时钟抖动在0.8 ps之内，不仅实现了精度的增大，且还具有低抖动的功能，满足了高速高精度 ADC转换器的时钟要求。

锁相环作为现代时钟电路的重要组成部分，已经成为超大规模集成电路中必不可少的一个模块，几乎所有的数字集成电路中都采用锁相时钟产生电路来提供片内高速时钟。随着SoC技术的出现，作为IP建库的重要内容，对锁相环电路的研究和设计也具有了更加重要的意义。 本文首先简要介绍了锁相技术的历史和发展，及其现状与研究方向。第二章中对锁相环的原理和各种特性进行了详细的介绍，主要包括相位/频率响应、稳定性和噪声特性等方面的分析。第三章给出了各种典型的锁相环子模块电路和系统结构，重点介绍了鉴频鉴相器、电荷泵和压控振荡器这三个主要模块。第四章中，提出了几种新型锁相环子模块电路结构，包括改进的双边鉴频鉴相器、新型电流型压控振荡器和新型延迟锁环频率合成电路，同时分别对它们的性能进行了分析，并将之与典型电路结构加以比较。最后，对整个锁相环的设计和研究进行了总结。 本文设计的锁相频率合成器采用上海贝岭1.2μm CMOS工艺实现，完成了全部电路的设计、仿真及版图的设计，并通过了版图提取和后仿真。 关键词：锁相环、时钟产生、频率合成、鉴频鉴相器、电荷泵、压控振荡器、相位噪声、延迟锁环