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一位全加器、四位并行加法器、四位串行加法器的代码

使用Logisim来实现一位全加器、四位并行加法器、四位串行加法器

2022-12-09 09:45:10 6KB Logisim

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Verilog HDL 64位并行加法器

采用verilog编写，包含测试代码，可以选择实现8位、16位、32位、64位的加法。

2021-11-24 13:28:13 810B 64位 并行加法器 Verilog

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quartus18.0编译仿真的四位并行加法器

利用quartus18.0软件编译仿真的四位并行加法器，含测试文件，供学习电子设计自动化（eda）的新人参考

2021-07-02 09:34:20 7.29MB eda 四位并行加法器 quartus

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四位并行加法器实例

自己仿照网上和老师说的四位并行加法器画的图，应该没什么问题

2021-06-26 13:02:34 44KB Quartus 加法器

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计算机组成原理——Verilog语言实现的32位并行加法器

用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。

2021-05-16 00:04:13 52KB 加法器 并行

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8位并行加法器

2021-05-07 09:17:55 141B verilog 加法器

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基于VHDL静态显示8位二进制并行加法器的实现

基于VHDL静态显示8位二进制并行加法器的实现，课程设计的文档

2021-04-30 16:45:54 794KB vhdl 二进制 加法器

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16位补码并行加法器（含减法器）实验

16位补码并行加法器（含减法器）实验，项目和报告

2019-12-21 21:45:37 1.3MB 计算机组成原理

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