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根据补码的特点对Booth2算法进行了改进，在得到部分积的基础上，采用平衡的42压缩器构成的Wallace树对部分积求和，再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述，并用Design_analyzer对其进行综合，得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。

2022-03-16 20:39:20 83KB 并行乘法器 Booth2 Wallace树

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基于FPGA Verilog的并行乘法器设计

Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

2021-11-11 23:10:33 2KB Verilog FPGA DSP

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FPGA 乘法器

Verilog HDL的全并行乘法器，基于流水线的乘法器，设计说明及代码

2021-09-27 18:56:04 299KB 全并行乘法器 流水线乘法器

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四位并行乘法器加法器

用VHDL语言编写的四位并行乘法器，四位并行加法器

2021-07-02 09:36:54 489B 四位并行乘法器

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FPGA 四位并行乘法器

FPGA 四位并行乘法器，QuartusII软件运行成功。

2021-05-30 15:10:46 564KB FPGA

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5位并行乘法器的逻辑电路实现（使用logisim实现）

使用logisim软件实现的5位补码并行乘法器，可进行五位补码乘法的模拟。

2019-12-21 22:04:18 40KB logisim 并行乘法器

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Verilog四位并行乘法器

4位并行乘法器的电路设计与仿真 1. 实现4位并行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。

2019-12-21 20:13:21 67KB Verilog 并行乘法器

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32 位无符号并行乘法器VHDL源代码

无符号32位并行乘法器直接用QuartusII打开，加入工程就要以用了。

2019-12-21 19:51:57 1KB 32位 乘法器 VHDL

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