US5D310是一款支持2.1GHz、2组10路差分输出的时钟缓冲器，每组输出可独立配置，适用于高频、低抖动时钟分配和电平转换。完全兼容Diodes PI6C49S1510A、TI LMK00301和IDT 8T39S11A。 特性：两组，每组5路共10路差分输出 支持LVPECL、LVDS或HSCL等电平规范 附加抖动：50fs（10kHz-20MHz@156.25MHz ） 输出间偏斜：10ps 器件间偏斜：30ps（最大值） 输入输出延迟：低于390ps（典型值） 最高工作频率：大于2.1GHz 3路输入信号选择 差分LVPECL、LVDS、HSTL的AC/DC输入 单端LVCMOS/LVTTL/HSTL输入 集成晶振电路，支持10-200MHz晶体，100MHz频率晶体积分抖动低于70fs

差分时钟信号输出 wire CLK, clk_tmp; ODDR2 #( .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1" .INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1 .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset ) ODDR2_20M ( .Q(clk_tmp), // 1-bit DDR output data .C0(CLK), // 1-bit clock input .C1(~CLK), // 1-bit clock input .CE(1'b1), // 1-bit clock enable input .D0(1'b1), // 1-bit data input (associated with C0) .D1(1'b0), // 1-bit data input (associated with C1) .R(1'b0), // 1-bit reset input .S(1'b0) // 1-bit set input );

xilinx PL单独模块流水灯实验 差分时钟信号转单时钟信号

差分时钟接口详解，包括LVDS,LVPECL,HCSL,CML等接口类型