第一关运算器设计 第1关 8位可控加减法电路设计 第2关 CLA182四位先行进位电路设计 第3关 4位快速加法器设计 第4关 16位快速加法器设计 第5关 32位快速加法器设计 第6关 5位无符号阵列乘法器设计 第7关 6位有符号补码阵列乘法器 第8关 乘法流水线设计 第9关 原码一位乘法器设计 第10关 补码一位乘法器设计 第11关 MIPS运算器设计

仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~ MIPS指令译码器设计|变长指令周期---时序发生器FSM设计|变长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|变长指令周期---硬布线控制器设计|变长指令周期---单总线CPU设计 学习交流q2267261634

仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）7关全部满分通过测试，无其他内容~ MIPS指令译码器设计|单总线CPU微程序入口查找逻辑|单总线CPU微程序条件判别测试逻辑|单总线CPU微程序控制器设计|采用微程序的单总线CPU设计|现代时序硬布线控制器状态机设计|现代时序硬布线控制器设计 学习交流q2267261634

仅是通过头歌测试的完成文件（cpu24.circ）第一关：单周期CPU(24条指令)通过测试，无其他内容~ 学习交流q2267261634

仅是通过头歌测试的完成文件（alu.circ）11关全部满分通过测试，无其他内容~ 8位可控加减法电路设计|CLA182四位先行进位电路设计|4位快速加法器设计|16位快速加法器设计|32位快速加法器设计|5位无符号阵列乘法器设计|6位有符号补码阵列乘法器|乘法流水线设计|原码一位乘法器设计|补码一位乘法器设计|MIPS运算器设计 学习交流q 2267261634

仅是通过头歌测试的完成文件（data.circ）9关全部满分通过测试，无其他内容~ 汉字国标码转区位码实验|汉字机内码获取实验|偶校验编码设计|偶校验解码电路设计|16位海明编码电路设计|16位海明解码电路设计|海明编码流水传输实验|16位CRC并行编解码电路设计|CRC编码流水传输实验 学习交流q 2267261634

仅是通过头歌测试的完成文件（storage.circ）7关全部满分通过测试，无其他内容~ 汉字字库存储芯片扩展实验|MIPS寄存器文件设计|MIPS RAM设计|全相联cache设计|直接相联cache设计|4路组相连cache设计|2路组相联cache设计 学习交流q 2267261634

仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~ MIPS指令译码器设计|定长指令周期---时序发生器FSM设计|定长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|定长指令周期---硬布线控制器设计|定长指令周期---单总线CPU设计 学习交流q2267261634

单总线CPU设计 第1关 MIPS指令译码器设计 第2关 单总线CPU微程序入口查找逻辑 第3关 单总线CPU微程序条件判别测试逻辑 第4关 单总线CPU微程序控制器设计 第5关 采用微程序的单总线CPU设计 第6关 现代时序硬布线控制器状态机设计 第7关 现代时序硬布线控制器设计 运算器设计 第1关8位可控加减法电路设计 第2关CLA182四位先行进位电路设计 第3关4位快速加法器设计 第4关16位快速加法器设计 第5关原码一位乘法器设计 第6关MIPS运算器设计 存储系统设计 第1关MIPS寄存器文件设计 第2关MIPS RAM设计 第3关全相联cache设计 第4关直接相联cache设计 第5关2路组相联cache设计 单总线CPU设计 第1关MIPS指令译码器设计 第2关定长指令周期---时序发生器FSM设计 第3关定长指令周期---时序发生器输出函数设计 第4关硬布线控制器组合逻辑单元

单总线CPU设计 第1关 MIPS指令译码器设计 第2关 单总线CPU微程序入口查找逻辑 第3关 单总线CPU微程序条件判别测试逻辑 第4关 单总线CPU微程序控制器设计 第5关 采用微程序的单总线CPU设计 第6关 现代时序硬布线控制器状态机设计 第7关 现代时序硬布线控制器设计 运算器设计 第1关8位可控加减法电路设计 第2关CLA182四位先行进位电路设计 第3关4位快速加法器设计 第4关16位快速加法器设计 第5关原码一位乘法器设计 第6关MIPS运算器设计 存储系统设计 第1关MIPS寄存器文件设计 第2关MIPS RAM设计 第3关全相联cache设计 第4关直接相联cache设计 第5关2路组相联cache设计 单总线CPU设计 第1关MIPS指令译码器设计 第2关定长指令周期---时序发生器FSM设计 第3关定长指令周期---时序发生器输出函数设计 第4关硬布线控制器组合逻辑单元