摘要：本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。
1.引言
数字频率计是通讯设备、计算机、电子产品等生产领域不可缺少的测量仪器。由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统
2022-12-07 19:29:52
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介绍了VHDL语言的特点及优势，表明了EDA技术的先进性，采用自上而下的设计思路，运用分模块的设计方法设计了数字时钟系统，并在QuartusⅡ环境下进行编译和仿真，完成了24 h计时和辅助功能设计，证明了方案的可行性，体现出了“硬件设计软件化”的新趋势。
2022-12-07 10:19:35
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介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构，并通过ModelSim平台验证了该设计的正确性。
2022-05-17 23:05:50
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