1.0 引言 　　许多工业、测试和测量、通信应用都要求高精度的时钟 信号以便同步控制信号和捕捉数据等。在标准以太网中应用 的IEEE 1588精密时间协议（PTP）为传播主时钟时序给系 统中的许多结点提供了一种方法。当前的实现方法单纯依靠 软件，或软件和FPGA或ASIC的混合。尽管用这些实现方法 的结点能基于主时钟来产生时钟输出信号，但这样的信号精 度不足以满足系统对极低的时钟抖动的要求。此外，系统上 的时钟相位对准也有严格要求。DP83640精密PHYTER:registered:提 供了这两个问题的解决方案。 　　本应用注释适用于产品DP83640。　　点此下载全文PDF资料： DP83640 IEEE

根据对时钟同步装置守时误差的分析，提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案。该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差，对秒脉冲均值进行余数补偿消除均值计算中的引入误差，从而提高同步时钟装置的守时精度。根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核，并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证。测试结果表明，基于所提方案设计的通用高精度同步时钟IP核所生成的同步时钟精度在20 ns以内，守时误差在每小时300 ns以内。

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绍了精密时钟同步协议(PTP)的原理。本文精简了该协议，设计并实现了一种低成本、高精度的时钟同步系统方案。该方案中，本地时钟单元、时钟协议模块、发送缓冲、接收缓冲以及系统打时标等功能都在FPGA中实现。经过测试，该方案能够实现ns级同步精度。该方案成本低，并且易于扩展，非常适合局域网络时钟同步的应用领域。

本位同步时钟提取方案已在CPLD器件上进行了仿真实现，通过以上的分析可知，本位同步时钟的提取方案具有结构简单、节省硬件资源、同步建立时间短等优点，在输入信号有一次跳变后，系统出现连“1”连“0”，或信号中断时，此系统仍然能够输出位同步时钟脉冲，此后，只要输入信号恢复并产生新的跳变沿，系统仍可以调整此位同步时钟脉冲输出而重新同步，此系统中输入的时钟信号频率相对码元速率越高，同步时钟的位置就越精确，而当输入码元速率改变时，只要改变本系统中的N值系统就可重新正常工作。

随着计算机和网络通信技术的飞速发展，火电厂热工自动化系统数字化、网络化的时代已经到来。这一方面为各控制和信息系统之间的数据交换、分析和应用提供了更好的平台、另一方面对各种实时和历史数据时间标签的准确性也提出了更高的要求。使用价格并不昂贵的GPS同步时钟来统一全厂各种系统的时钟，已是目前火电厂设计中采用的标准做法。

在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言，自同步法应用较多。外同步法需要另外专门传输位同步信息。自同步法则是从信号码元中提取其包含的位同步信息。自同步法又可以分为两种，即开环同步法和闭环同步法。开环法采用对输入码元做某种变换的方法提取位同步信息。闭环法则用比较本地时钟和输入信号的方法，将本地时钟锁定在输入信号上。闭环法更为准确，但是也更为复杂。

针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处，提出了一种使用DDS原理实现的快速时钟恢复方案。该方案采用DDS技术作为高精度任意分频单元，并在此基础上结合两种方法的优点，完成了位同步时钟恢复的改进设计。该方法适用频率范围宽，同步速度快，同步精度高，能够有效地降低频差的影响。给出了方案设计原理及实现方法，使用FPGA完成设计并对其性能做了分析及仿真、测试。

多核数字信号处理器(DSP)具有丰富的外设接口，每个外设接口具有各自独立的参考时钟。由于多核DSP具有较快的数据处理能力，对外设接口的时钟要求较高。当多个接口协同工作时，对时钟的同步要求较高。本文介绍了多核数字信号处理器丁MS320C6678的时钟设计，通过时钟芯片CDCM6208提供多路不同工作频率的时钟信号到DSP，文中介绍了时钟芯片的初始化和设置以及详细的软硬件设计方法。

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