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基于FPGA的可配置脉冲发生器的实现

该设计的功能：输出脉冲频率和占空比均可变，可用来作为时钟模块。包括设计文档和Verilog HDL源代码

2021-04-26 10:39:54 291KB 可配置脉冲发生器 FPGA 占空比

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基于FPGA的可配置脉冲发生器的实现

基于FPGA的可配置脉冲发生器的实现包括设计文档和Verilog HDL源代码

2020-01-03 11:43:26 289KB 可配置脉冲发生器 FPGA

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基于FPGA的可配置脉冲发生器的设计与实现

该设计的频率和脉冲占空比都可变，且由外部输入引脚进行配置；其中可变周期（00表示40ms、01表示80ms、10表示120ms、11表示400ms），可变占空比（1/256~255/256）；最终在Cyclone 系列FPGA进行验证，满足要求。

2019-12-21 22:16:12 156KB 可配置脉冲发生器 FPGA

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